Mailbox Client Intel® FPGA IPユーザーガイド

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ID 683290
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Mailbox Client Intel® FPGA IPユーザーガイド 2. 付録: CONFIG_STATUS および RSU_STATUS エラーコードの詳細
1. Mailbox Client Intel® FPGA IPユーザーガイド x
1.1. リリース情報 1.2. デバイスファミリーのサポート 1.3. パラメーター 1.4. Mailbox Client Intel® FPGA IPコアのインターフェイス信号 1.5. Mailbox Client Intel FPGA IP Avalon® Memory-Mappedインターフェイス 1.6. コマンドおよび応答 1.7. コマンドFIFOと応答FIFOの深度指定 1.8. 暗号化サービスの有効化 1.9. Mailbox Client Intel® FPGA IPの使用 1.10. クアッドSPIフラッシュ Mailbox Client Intel FPGA IPコアにアクセスするユースケース例 1.11. Nios® IIおよび Nios® VプロセッサーのHALドライバー 1.12. Mailbox Client Intel FPGA IPユーザーガイド・アーカイブ 1.13. Mailbox Client Intel® FPGA IPユーザーガイドの改訂履歴
1.4. Mailbox Client Intel® FPGA IPコアのインターフェイス信号 x
1.4.1. クロック・インターフェイスとリセット・インターフェイス 1.4.2. Avalon® Memory-Mappedインターフェイス 1.4.3. AXIマネージャー・インターフェイス
1.5. Mailbox Client Intel FPGA IP Avalon® Memory-Mappedインターフェイス x
1.5.1. 割り込みイネーブルレジスター 1.5.2. 割り込みステータスレジスター 1.5.3. タイマーレジスター 不完全なコマンド・トランザクション・エラー SDMバックプレッシャー・エラー
1.6. コマンドおよび応答 x
1.6.1. 操作コマンド 1.6.2. エラーコードの応答 1.6.3. エラーコードの回復
1.11. Nios® IIおよび Nios® VプロセッサーのHALドライバー x
1.11.1. Mailbox Client HAL API 1.11.2. LibRSU HAL API
1.11.1. Mailbox Client HAL API x
1.11.1.1. Mailbox ClientドライバーAPI
1.11.2. LibRSU HAL API x
1.11.2.1. コンフィグレーション・パラメーター 1.11.2.2. エラーコード 1.11.2.3. 有効なSPTまたはCPBなしでのLibRSU HAL APIの使用 1.11.2.4. データ型 1.11.2.5. 関数 1.11.2.6. RSUクライアントAPI
1. Mailbox Client Intel® FPGA IPユーザーガイド
2. 付録: CONFIG_STATUS および RSU_STATUS エラーコードの詳細

1.5.3. タイマーレジスター

timer レジスターを使用し、ホストとMailbox Client IPの間の不完全なトランザクションを監視し、対処します。

不完全なコマンド・トランザクション・エラー

ホストが最後のコマンドワードをMailbox Client IPに送信できなかった場合や、最後のワード前にシステムでデータの送信が停止した場合、不完全なコマンド・トランザクション・エラーが発生します。タイマー1を使用して、それぞれのコマンドの完了に対して特定のトランザクション時間を設定することができます。タイマーのタイムアウトが発生すると、ISR[4] が設定されてエラーを示します。システムを回復するには、Mailbox Client IPをリセットする必要があります。

表 10.  Timer 1レジスター
ビット フィールド アクセス デフォルト値 9 詳細
31 Timer 1 enable R/W 0x0 Timer 1 period イネーブルビット。このビットは1回のみ有効です。
  • 1: タイマー1を有効にします。
  • 0: タイマー1を無効にします。

タイムアウトが発生すると、タイマー1レジスターは無効になります。Mailbox Client Intel® FPGA IPリセットを適用する必要があります。

タイマー1を開始するには、これを再度有効にする必要があります。
30:0 Timer 1 period R/W 0x7FF_FFFF

有効にすると、タイマーは、システムが有効なコマンドを受信していない最大クロックサイクル数として指定されている期間をカウントダウンします。

タイマー1は、トランザクションで最初のデータワードを Command FIFO (ベースアドレス +0) に書き込むとすぐにカウントダウンを開始します。

Mailbox Client Intel® FPGA IPが完全なコマンド・トランザクションを受信し、command last word レジスター (ベースアドレス +1) への最後のワードの書き込みが成功すると、タイマーはリセットされます。タイマー1はリセットされると、デフォルト値またはその他の定義値に戻ります。

SDMバックプレッシャー・エラー

SDMは通常、コマンドを処理し、応答を送信する際にバックプレッシャーを行います。SDMバックプレッシャー・エラーは、SDMが一定時間バックプレッシャーを行い、MailboxファブリックとSDMにデータを書き込めない場合に発生します。タイマー2では、特定の待機時間を設定することで、長い待機時間を検出し、システムを回復するための手順を実行することができます。タイマーのタイムアウトが発生すると、ISR[5] が設定されてエラーを示します。これはSDMから受信する致命的なエラーであり、システムエラーを示している可能性があります。Mailbox Clientをリセットしてもシステムは回復しません。
表 11.  Timer 2レジスター
ビット フィールド アクセス デフォルト値 10 詳細
31 Timer 2 enable R/W 0x0 Timer 2 period イネーブルビット。このビットは1回のみ有効です。
  • 1: タイマー2を有効にします。
  • 0: タイマー2を無効にします。

タイムアウトが発生すると、タイマー2レジスターは無効になります。Mailbox Client Intel® FPGA IPリセットを適用する必要があります。

タイマー2を開始するには、これを再度有効にする必要があります。
30:0 Timer 2 period R/W 0x7FF_FFFF 有効にすると、タイマーは、システムがReady信号でHighをアサートしていない最大クロックサイクル数として指定されている期間をカウントダウンします。SDMは、ホストからMailbox Client Intel® FPGA IPに送信されたコマンドをバックプレッシャーします。
9 Mailbox Client IPをリセットすると、タイマー1レジスターはデフォルト値にリセットされます。
10

Mailbox Client IPをリセットすると、タイマー2レジスターはデフォルト値にリセットされます。

レベル 2 の表題