インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

fPLLの仕様

表 46.   Stratix® 10 デバイスのfPLLの仕様 — 暫定版これらの仕様は、fPLLがコアモードで使用されるている場合に適用可能です。
シンボル パラメーター 条件 最小値 通常値 最大値 単位
fIN 入力クロック周波数 — 29 — 800 70 MHz
fINPFD 位相周波数検出器 (PFD) への入力クロック周波数 — 29 — 700 MHz
fVCO トランシーバー・アプリケーション用のPLL電圧制御発振器 (VCO) の動作範囲 — 6 — 12.5 GHz
コア・アプリケーション用のPLL電圧制御発振器 (VCO) の動作範囲 — 4.3 — 12.5 GHz
tEINDUTY 入力クロックのデューティーサイクル — 40 — 60 %
fOUT 内部クロックの出力周波数 — — — 1 GHz
fDYCONFIGCLK reconfig_clkの動的コンフィグレーション・クロック — — — 125 MHz
tLOCK end–of–deviceコンフィグレーションからのロックあるいはpll_powerdownのディアサートに必要な時間 — — — 1 ms
tDLOCK 動的にロックするために必要な時間 (任意の非ポストスケール・カウンター/遅延の切り替えまたはリコンフィグレーション後) — — — 1 ms
fCLBW PLLのクローズドループ帯域幅 — 0.3 — 4 MHz
tPLL_PSERR PLL位相シフトの精度 SmartVID以外 — — ±50 ps
SmartVID — — ±75 ps
tARESET pll_powerdown信号の最小パルス幅 — 10 — — ns
tINCCJ 71, 72 入力クロックのサイクル間ジッター FREF ≥ 100 MHz — — 0.13 UI (p–p)
FREF < 100 MHz — — ±650 ps (p–p)
tOUTPJ 73 クロック出力の周期ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
tOUTCCJ 73 クロック出力のサイクル間ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
dKBIT デルタシグマ変調器 (DSM) のビット数 — — 32 — ビット
関連情報
70 この仕様は、I/Oの最大周波数の制限を受けます。達成可能な最大I/O周波数は、各I/O規格ごとに異なり、またデザインおよびシステム固有の要因に依存します。デザインでタイミング収束が適切に実行されることを確認し、システムで達成可能な最大周波数を決定するために特定のデザインでHSPICE/IBISシミュレーションを実行します。
71 高い入力ジッターは、PLL出力ジッターに直接影響を与えます。 PLL出力クロックジッターを低くするには、ジッターが120 ps未満のクリーンなクロックソースを提供する必要があります。
72 FREFはfIN/Nです。仕様は、N = 1の場合に適用されます。
73 外部メモリー・インターフェイス・クロックの出力ジッターの仕様では、異なる測定方法を使用しています。詳細は、 Stratix® 10 デバイスのメモリー出力クロックジッターの仕様表で確認することができます。
レベル 2 の表題