インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

HPS SPIのタイミング特性– 暫定版

表 62.   インテル®® Stratix®® 10 デバイスのSPIマスターのタイミング要件 rx_sample_dlyレジスターをプログラミングすることで入力遅延タイミングを調整することができます。
シンボル 説明 最小値 通常値 最大値 単位
Tspi_ref_clk SPI内部リファレンスクロックの周期、l4_main_clkよりソースされます。 5 — — ns
Tclk SPIM_CLKクロック周期 16.67 — — ns
Tdutycycle SPIM_CLKデューティーサイクル 45 50 55 %
Tck_jitter SPIM_CLK出力ジッター — — 2 %
Tdio Master–out slave–in (MOSI) 出力スキュー –3 — 2 ns
Tdssfrst 97 SPI_SS_Nは最初のSPIM_CLKエッジにアサートされます。 (1.5 × Tspi_ref_clk) – 2 — — ns
Tdsslst 97 最後のSPIM_CLKエッジからSPI_SS_Nにディアサートされます。 Tspi_ref_clk – 2 — — ns
Tsu 98 SPIM_CLKのキャプチャーエッジに対してのSPIM_MISOセットアップ・タイムです。 4.5 – ( rx_sample_dly × T spi_ref_clk ) 99 — — ns
Th 98 SPIM_CLKのキャプチャーエッジに対してのSPIM_CLK入力ホールドです。 1.3 + (rx_sample_dly× Tspi_ref_clk) — — ns
図 6. SPIマスター出力タイミング図
図 7. SPIマスター入力タイミング図
表 63.   インテル®® Stratix®® 10 デバイスのSPIスレーブのタイミング要件
シンボル 説明 最小値 通常値 最大値 単位
Tspi_ref_clk SPI内部リファレンス・クロックの周期、l4_main_clkよりソースされます。 5 — — ns
Tclk SPIM_CLKクロック周期 30 — — ns
Tdutycycle SPIM_CLKデューティーサイクル 45 50 55 %
Td Master–in slave–out (MISO) 出力スキュー (2 × Tspi_ref_clk) + 3 — (3 × Tspi_ref_clk) + 11 ns
Tsu Master–out slave–in (MOSI) セットアップ・タイム 4 — — ns
Th Master–out slave–in (MOSI) ホールドタイム 0 — — ns
Tsuss SPI_SS_Nは最初のSPIM_CLKエッジにアサートされます。 Tspi_ref_clk + 4 — — ns
Thss 最後のSPIM_CLKエッジからSPI_SS_Nにディアサートされます。 Tspi_ref_clk + 4 — — ns
図 8. SPIスレーブの出力タイミング図
図 9. SPIスレーブの入力タイミング図
関連情報
97 SPI_SS_Nの動作は、Motorola SPI、TI SSP、Microwire動作モードによって異なります。
98 キャプチャーエッジは、動作モードに応じて異なります。Motorola SPIの場合、scpolレジスタービットに応じてキャプチャーエッジは立ち上がりエッジとも立ち下りエッジともなり得ます。TI SSPの場合、キャプチャーエッジは立ち下りエッジとなります。Microwireの場合、キャプチャーエッジは立ち上がりエッジとなります。
99 rx_sample_dly の有効な値の範囲は1~64です (単位はT spi_ref_clk のステップです。)
レベル 2 の表題