インテル® Stratix® 10 デバイス・データシート

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ID 683181
日付 8/04/2017
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ドキュメント目次
ドキュメント目次 x
Stratix® 10 デバイス・データシート
Stratix® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング 用語集 1.6. 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流と消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 内部ウィークプルアップ抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTLおよびHSTL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格の信号の仕様 SSTL差動I/O規格の仕様 差動HSTL I/Oおよび差動HSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
Lタイル・トランシーバー性能の仕様 Hタイル・トランシーバー性能の仕様 Eタイル・トランシーバー性能の仕様 コア性能の仕様 ペリフェラル性能の仕様 HPS性能の仕様– 暫定版
Lタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスLタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスLタイルのトランシーバーの仕様
Hタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスHタイルのトランシーバー性能 Stratix® 10 GX/SXデバイスHタイルのトランシーバーの仕様
Eタイル・トランシーバー性能の仕様 x
Stratix® 10 GX/SXデバイスEタイルのトランシーバー性能 トランシーバー・リファレンス・クロックの仕様 Stratix® 10 デバイスEタイルのトランスミッターの仕様 Stratix® 10 デバイスEタイルのレシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 内部温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
fPLLの仕様 I/O PLLの仕様
ペリフェラル性能の仕様 x
高速I/Oの規格 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 DLL範囲の仕様 1.2.5.5. DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPS性能の仕様– 暫定版 x
HPSクロックの性能– 暫定版 HPS PLLの仕様– 暫定版 HPS SPIのタイミング特性– 暫定版 HPS SD/MMCタイミングの特性 – 暫定版 HPS USB UPLIのタイミング特性 – 暫定版 HPS Ethernet Media Access Controller (EMAC) のタイミング特性– 暫定版 HPS I2Cのタイミング特性– 暫定版 HPS NANDのタイミング特性– 暫定版 HPSトレースタイミングの特性– 暫定版 HPS GPIOインターフェイス– 暫定版 HPS JTAGのタイミング特性– 暫定版 HPSプログラマブルI/Oのタイミング特性– 暫定版
HPS PLLの仕様– 暫定版 x
HPS PLL入力の要件– 暫定版 HPS PLLの性能– 暫定版
コンフィグレーションの仕様 x
PORの仕様 外部コンフィグレーション・クロック・ソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon–STのコンフィグレーション・タイミング 1.3.6. NANDコンフィグレーション・タイミング 1.3.7. SD/MMCコンフィグレーション・タイミング 1.3.8. 初期化 コンフィグレーション・ビット・ストリームのサイズ 1.3.10. 最小コンフィグレーション時間の見積もり
Stratix® 10 デバイス・データシート

HPS I2Cのタイミング特性– 暫定版

表 72.   インテル®® Stratix®® 10 デバイスのI2Cのタイミング要件
シンボル 説明 Standardモード Fastモード 単位
最小値 最大値 最小値 最大値
Tclk Serial clock (SCL) のクロック周期 10 — 2.5 — μs
Tclk_jitter I2Cクロックの出力ジッター — 2 — 2 %
THIGH 106 SCLのHigh期間 4 107 — 0.6 108 — μs
TLOW 109 SCLのLow期間 4.7 110 — 1.3 111 — μs
TSU;DAT シリアル・データ・ライン (SDA) データからSCLへのセットアップ・タイム 0.25 — 0.1 — μs
THD;DAT 112 SCLからSDAデータへのホールドタイム 0 3.15 0 0.6 μs
TVD;DAT and TVD;ACK 113 SCL―SDA間の出力データ遅延 — 3.45 114 — 0.9 115 μs
TSU;STA 反復開始条件のセットアップ・タイム 4.7 — 0.6 — μs
THD;STA 反復開始条件のホールドタイム 4 — 0.6 — μs
TSU;STO ストップコンディションのセットアップ・タイム 4 — 0.6 — μs
TBUF STOPとSTART間のSDA高パルス持続時間 4.7 — 1.3 — μs
Tscl:r 116 SCLの立ち上がり時間 — 1000 20 300 ns
Tscl:f 116 SCLの立ち下がり時間 — 300 6.54 300 ns
Tsda:r 116 SDAの立ち上がり時間 — 1000 20 300 ns
Tsda:f 116 SDAの立ち下がり時間 — 300 6.54 300 ns
図 15. I2Cのタイミング図
関連情報
106 Thighは、ic_ss_scl_hcnt レジスターまたはic_fs_scl_hcntレジスターを使用して調整することができます。
107 ic_ss_scl_hcntの推奨される最小設定値は440です。
108 ic_fs_scl_hcntの推奨される最小設定値は71です。
109 Tlowは、ic_ss_scl_lcnt レジスターまたはic_fs_scl_lcntレジスターを使用して調整することができます。
110 ic_ss_scl_lcntの推奨される最小設定値は500です。
111 ic_fs_scl_lcntの推奨される最小設定値は141です。
112 THD;DATは、立ち上がり時間および立ち下がり時間の影響を受けます。
113 TVD;DATおよびTVD;ACKは、立ち上げ時間および立ち下り時間、ならびに (ic_sda_holdレジスターを調整することで設定する) SDAホールドタイムに影響を受けます。
114 仕様内にするには、最大SDA_HOLDを240にします。
115 仕様内にするには、最大SDA_HOLDを60にします。
116 立ち上り時間と立ち下り時間のパラメーターは、IOドライバーの特性、プルアップ抵抗値、伝送ラインの総容量などの外的要因によって異なります。
レベル 2 の表題