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5.3. クロック・ゲーティング
クロック・ゲーティングを使用すると、ダイナミック消費電力の削減ができます。アプリケーションがアイドル状態のとき、そのクロックは一時的にゲートされ、ゲート解除はウェイクアップ・イベントに基づいて行われます。これには、ユーザーロジックを使用して、プログラム可能なクロック配線をイネーブルまたはディスエーブルします。
デザインで使用されていない回路のクロック信号をゲーティングすることにより、Agilex 7デバイスの動的な電力削減を行うことができます。
クロック・ネットワークは、次のいずれかの方法を使用してゲーティングできます。
ルート・クロック・ゲート
Clock Control Intel FPGA IPコアを使用して、ルートレベルで各クロック・ネットワークを動的にゲーティングできます。
セクター・クロック・ゲート
Clock Control Intel FPGA IPコアを使用して、クロック・セクター・レベルで各クロック・ネットワークを動的にゲーティングできます。
I/O PLLクロックゲート
IOPLLリコンフィグレーションを使用して、Agilex 7 I/O PLLの各出力カウンターを動的にゲーティングできます。
FPGAデザインの大部分のクロック・ゲーティングによって、著しい電流変化が短期間で生じることがあります。これが起こるのは、ゲーティングされた回路がイネーブルまたはディスエーブルになっている場合です。このクロック・ゲーティングにより生じる最大電流ステップのサイズ設定では、発生するノイズが、最大許容ACノイズ仕様を超えないようにする必要があります。この仕様は、PCB上のPDNデカップリングのデザインによって決まります。電流ステップのサイズ制御には、大きなゲート領域をより小さいサブ領域に分割し、その領域をステージ化して、パワー・ゲーティングへの出入りを段階的に行います。
詳細については、 Agilex™ 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ のクロック・ゲーティングの項を参照してください。