F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

ダウンロード PDF
ID 691269
日付 12/27/2024
Public
ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 24.2
IPバージョン 3.0.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このユーザーガイドは、Intel Agilex® 7デバイスを使用した、F-Tile Ethernet Intel® FPGA IPのデザイン例についての機能、使用ガイドライン、および詳細な説明を提供します。

対象とする読者

このドキュメントの対象は次のとおりです。

  • システムレベルのデザイン・プランニング・フェーズでIPの選択を行うデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェア・デザイナー
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に、F-Tile Ethernet Intel® FPGA IPに関連するその他の参照ドキュメントを示します。
表 1.  参照ドキュメント
参照 説明
F-Tile Ethernet Intel® FPGA IPユーザーガイド F-Tile Ethernet Intel® FPGA IPについての情報を提供します。
F-Tile Ethernet Intel® FPGA IPリリースノート 特定のリリースにおけるF-Tile Ethernet Intel® FPGA IPへの変更点を一覧表示します。
JESD204C Intel® FPGA IPユーザーガイド F-Tile Ethernet Intel® FPGA IPについての情報を提供します。
JESD204C Intel® FPGA IPリリースノート 特定のリリースにおけるJESD204C Intel® FPGA IPへの変更点を一覧表示します。
JESD204C Intel® FPGA IPデザイン例ユーザーガイド Intel Agilex® 7 Fタイルデバイスを使用した-Tile JESD204Cデザイン例のインスタンス化方法についての情報を提供を提供します。

このドキュメントでは、Intel Agilex® 7デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびタイミングについて説明します。

頭字語と用語集

表 2.  頭字語リスト
頭字語 略さない場合
LEMC ローカル拡張マルチブロック・クロック
FC フレーム・クロック・レート
ADC アナログ-デジタル・コンバーター
DAC デジタル-アナログ・コンバーター
DSP デジタル信号プロセッサー
TX トランスミッター
RX レシーバー
DLL データリンク層
CSR コントロール・レジスターおよびステータスレジスター
CRU クロックおよびリセットユニット
ISR 割り込みサービスルーチン
FIFO First-In-First-Out
SERDES シリアライザー/デシリアライザー
ECC 誤り訂正コード
FEC Forward Error Correction (順方向誤り訂正)
SERR 単一エラー検出 (ECC、訂正可能)
DERR ダブルエラー検出 (ECC、致命的)
PRBS 8 疑似ランダムバイナリシーケンス
MAC メディア・アクセス・コントローラー。MACには、プロトコル・サブレイヤー、トランスポート・レイヤー、およびデータリンク・レイヤーが含まれます。
PHY 物理層。PHYには通常、物理層、SERDES、ドライバー、レシーバー、CDRが含まれます。
PCS 物理コーディング・サブレイヤー
PMA Physical Medium Attachment
RBD RX バッファー遅延
UI ユニット・インターバル = シリアルビットの期間
RBD count RX バッファー遅延の最新レーン到着
RBD offset RX バッファー遅延のリリース機会
SH 同期ヘッダー
TL トランスポート層
EMIB 組み込みマルチダイ相互接続ブリッジ
表 3.  用語集リスト
用語 説明
コンバーター・デバイス ADC または DAC コンバーター
ロジックデバイス FPGA または ASIC
オクテット 64/66 エンコーダーへの入力およびデコーダーからの出力として機能する8ビットのグループ
ニブル JESD204C 仕様の基本動作単位である 4 ビットのセット
ブロック 64/66 エンコーディングスキームによって生成された 66 ビットシンボル
リンククロック

リンククロック=レーンラインレート/66。
フレーム フレームアラインメント信号を参照することにより、各オクテットの位置を特定できる連続したオクテットのセット。
フレームクロック フレームのレートで動作するシステムクロック。1 倍および 2 倍のリンククロックである必要があります。
フレームクロックあたりのサンプル

クロックあたりのサンプル、コンバーター・デバイスのフレームクロックの合計サンプル。
LEMC レーン間および外部参照への拡張マルチブロックの境界を調整するために使用される内部クロック (SYSREF またはSubclass 1)。
Subclass 0 確定的レイテンシーはサポートされていません。データは、受信機のレーン間デスキュー時にすぐにリリースする必要があります。
Subclass 1 SYSREFを使用する確定的レイテンシー
マルチポイント・リンク 2 つ以上のコンバーター・デバイスとのデバイス間リンク。
64B/66Bエンコーダー 64 ビットデータを 66 ビットにマップしてブロックを形成するラインコード。基本レベルのデータ構造は、2 ビットの同期ヘッダーで始まるブロックです。
表 4.  記号
用語 説明
L コンバーター・デバイスあたりのレーン数
M デバイスあたりのコンバーター数
F 単一レーンのフレームあたりのオクテット数
S フレームサイクルごとの単一のコンバーターごとに送信されるサンプルの数
N コンバーターの解像度
N' ユーザーデータ形式のサンプルあたりの合計ビット数
CS 変換サンプルあたりの制御ビット数
CF リンクごとのフレームクロック周期あたりのコントロール・ワード数
HD High Density ユーザーデータ形式
E 拡張マルチブロック内のマルチブロックの数
レベル 2 の表題