F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.1.9. パターン・ジェネレーターとパターンチェッカー

パターン・ジェネレーターとパターンチェッカーは、データサンプルの作成やテスト目的のモニタリングに役立ちます。
表 12.  サポートされるパターン・ジェネレーター
パターン・ジェネレーター 説明
PRBS パターン・ジェネレーター

F-Tile Ethernetデザイン例 PRBS パターン・ジェネレーターは、次の次数の多項式をサポートします。

  • PRBS23: X23+X18+1
  • PRBS15: X15+X14+1
  • PRBS9: X9+X5+1
  • PRBS7: X7+X6+1
ランプ・パターン・ジェネレーター

ランプパターン値は、ジェネレーターの幅が N の後続のサンプルごとに 1 づつ増加し、サンプル内のすべてのビットが 1 の場合に 0 にロールオーバーします。

ED コントロールブロックの tst_ctl レジスターのビット 2 に 1 を書き込むことにより、ランプ・パターン・ジェネレーターをイネーブルします。

コマンドチャネルのランプ・パターン・ジェネレーター

F-Tile Ethernet デザイン例は、レーンごとにコマンド・チャネル・ランプ・パターン・ジェネレーターをサポートします。ランプパターン値は、コマンドワードの 6 ビットごとに 1 づつ増加します。

開始シードは、すべてのレーンにわたる増分パターンです。
表 13.  サポートされるパターンチェッカー
パターンチェッカー 説明
PRBS パターンチェッカー

F-Tile Ethernet IP がデスキュー・アライメントを実現すると、パターンチェッカーのスクランブリング・シードは自己同期します。パターンチェッカーは、スクランブリング・シードが自己同期するために 8 オクテットを必要とします。

ランプ・パターン・チェッカー

各コンバーター (M) の最初の有効なデータサンプルは、ランプパターンの初期値としてロードされます。後続のデータサンプル値は、各クロックサイクルで最大値まで 1 づつ増加し、その後 0 にロールオーバーする必要があります。

たとえば、S=1、N=16、WIDTH_MULP = 2 の場合、コンバーターあたりのデータ幅は S * WIDTH_MULP * N = 32 です。最大データサンプル値は 0xFFFF です。ランプ・パターン・チェッカーは、すべてのコンバーターで同じパターンが受信されていることを確認します。
コマンド・チャネル・ランプ・パターン・チェッカー

F-Tile Ethernet デザイン例はコマンド・チャネル・ランプ・パターン・チェッカーをサポートします。受信した最初のコマンドワード (6 ビット) が初期値としてロードされます。同じレーンの後続のコマンドワードは、0x3F までインクリメントし、0x00 にロールオーバーする必要があります。

コマンド・チャネル・ランプ・パターン・チェッカーは、すべてのレーンでランプパターンをチェックします。
レベル 2 の表題