F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

ダウンロード PDF
ID 691269
日付 12/27/2024
Public
ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

2.4. デザイン例のテストベンチのシミュレーション

デザイン例のテストベンチは、生成されたデザインをシミュレートします。
図 4. プロシージャー

デザインをシミュレートするには、以下の手順を実行します。

  1. 作業ディレクトリーを <example_design_directory> /simulation/<Simulator> に変更します。
  2. コマンドラインで、シミュレーション・スクリプトを実行します。次の表は、サポートされているシミュレーターを実行するためのコマンドを示しています。
    シミュレーター コマンド
    QuestaSim* / ModelSim* vsim -do modelsim_sim.tcl
    vsim -c -do modelsim_sim.tcl ( QuestaSim* / ModelSim* GUIがない場合)
    Aldec Riviera-PRO* vsim -do riviera_sim.tcl
    vsim -c -do riviera_sim.tcl (Aldec Riviera-PRO* GUIがない場合)
    VCS* sh vcs_sim.sh
    VCS* MX sh vcsmx_sim.sh
    Xcelium* sh xcelium_sim.sh
    シミュレーションが完了すると、実行が成功したかどうかを示すメッセージが表示されます。
    図 5. 成功したシミュレーション以下は、VCS シミュレーターがシミュレーションに成功した場合のメッセージです。
レベル 2 の表題