F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.3. F-Tile Ethernet デザイン例の信号

表 16.  システム・インターフェイス信号
信号 入力/出力 説明
Clocks and Resets
mgmt_clk 入力 システム管理用の 100 MHz クロック。
refclk_xcvr 入力 F-Tile FGT PMA QUAD およびシステム PLL のリファレンス・クロック。
refclk_core 入力 コア PLL リファレンス・クロック。 refclk_xcvr と同じクロック周波数を適用します。
in_sysref 入力

JESD204C Subclass 1 実装用の外部 SYSREF ジェネレーターからの SYSREF 信号。

sysref_out 出力

デザイン例リンク初期化のみを目的として FPGA デバイスによって生成される ESD204C Subclass 1 実装の SYSREF 信号。

信号 入力/出力 説明
SPI
spi_SS_n[2:0] 出力 アクティブ Low、SPI スレーブ選択信号。
spi_SCLK 出力 SPI シリアルクロック。
spi_sdio
注: Generate 3-Wire SPI Module オプションがイネーブルされている場合
入力/出力

マスターから外部スレーブへの出力データ。外部スレーブからマスターへの入力データ。
spi_MISO
注: Generate 3-Wire SPI Module オプションがイネーブルされていない場合
入力

外部スレーブから SPI マスターへの入力データ。
spi_MOSI
注: Generate 3-Wire SPI Module オプションがイネーブルされていない場合
出力

SPI マスターから外部スレーブへの出力データ。
信号 入力/出力 説明
ADC/DAC
tx_serial_data[LINK*L-1:0] 出力

DAC への差動高速シリアル出力データ。クロックはシリアル・データ・ストリームに埋め込まれています。
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0] 入力 ADC からの差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。
rx_serial_data_n[LINK*L-1:0]
信号 入力/出力 説明
汎用I/O
user_led[3:0] 出力

次の条件のステータスを示します

  • [0]: SPI プログラミング完了
  • [1]: TX リンクエラー
  • [2]: RX リンクエラー
  • [3]: Avalon® ストリーミング・データのパターンチェッカー・エラー
user_dip[3:0] 入力

ユーザーモード DIP スイッチ入力

  • [0]: 内部シリアル・ループバック・イネーブル
  • [1]: FPGA が生成する SYSREF イネーブル
  • [3:2]: 予約済み

信号

入力/出力

説明
Out-of-band (OOB) and Status
rx_patchk_data_error[LINK-1:0]

出力

この信号がアサートされる場合、パターンチェッカーがエラーを検出したことを示します。
rx_link_error[LINK-1:0]

出力

この信号がアサートされる場合、JESD204C RX IP がエラーを検出したことを示します。
tx_link_error[LINK-1:0]

出力

この信号がアサートされる場合、JESD204C TX IP がエラーを検出したことを示します。
emb_lock_out

出力

この信号がアサートされる場合、JESD204C RX IP が EMB ロックを達成したことを示します。
sh_lock_out

出力

この信号がアサートされる場合、JESD204C RX IP 同期ヘッダーがロックされたを示します。

信号

入力/出力

説明
Avalon Streaming
rx_avst_valid[LINK-1:0]

入力

アプリケーション層へのコンバーター・サンプル・データが有効か無効かを示します。

  • 0: データが無効である
  • 1: データが有効である
rx_avst_data[(TOTAL_SAMPLE*N)-1:0]

入力

サンプルデータをアプリケーション層に変換します。
レベル 2 の表題