2.6. デザインのコンパイルとテスト

F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269

日付 12/27/2024

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F-Tile Ethernet Intel® FPGA IP パラメーター・エディターを使用すると、ターゲットとする開発キットでデザイン例を実行することができます。

デザインをコンパイルし、開発ボードをプログラムするには、以下の手順に従ってください。

Quartus® Prime開発ソフトウェアを起動し、デザインをコンパイルします (Processing > Start Compilation)。
デザイン例のタイミング制約とピンの割り当ては、デザイン例をコンパイルする際に自動的にロードされます。
USB ケーブルをオンボードインテル® FPGA ダウンロード・ケーブル II コンポーネントに接続する、または外部インテル® FPGA ダウンロード・ケーブル II モジュールを使用して外部の JTAG コネクターに接続することで、ホスト・コンピューターに開発ボードを接続します。

開発ボードに含まれている Clock Control アプリケーションを起動し、選択したデータレートに応じたクロック設定を設定します。

表 8. クロック設定
クロック名	クロック周波数
`refclk_xcvr`	パラメーター・エディターでトランシーバー PLL リファレンス・クロックの周波数を選択します。
`refclk_core`	パラメーター・エディターでコア PLL リファレンス・クロックの周波数を選択します。
`mgmt_clk`	100 MHz

図 6. クロック制御 GUI 設定この例では、Intel Agilex® 7 I シリーズ・トランシーバー SoC 開発キットを使用する場合の、F タイルデバイス上で 24.33024 Gbps で実行されるデザイン例のクロック制御 GUI 設定を示します。

注:

ハードウェア・テスト用に入力 0 を選択するには、MUX_DIP_SW0 と MUX_DIP_SW1 をグランドに設定します。
Si5391-A の場合、クロック周波数計算の問題を回避するために、 OUT0 を OUT1 と同じに設定します。詳細については、Intel Agilex® 7 Iシリーズ FPGA および SoC FPGA の Web サイトを参照してください。

Intel Agilex® 7 I シリーズ・トランシーバー SoC 開発キット (F タイル) をターゲットとするデザインに対して外部ループバック・テストを実行する場合は、FMC+ コネクターに FMC+ ループバック・モジュールを接続します。
Quartus® Prime Programmer で生成されたプログラミング・ファイル (.sof ファイル) を使用して、開発ボード上で FPGA をコンフィグレーションします。

Tcl スクリプトを使用してハードウェア・テストを実行するには、System Console コントロール・デザイン例のハードウェア・テストのセクションを参照してください。