F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.5.1. ボード接続

選択したインテル開発キットでハードウェア・テストを実行している場合は、適切なターゲット開発キットを選択してデザイン例を生成します。

デザインの生成 の手順を参照してください。

注: 生成したデザインをそのまま使用してハードウェア・テストを実行できるのは、F-Tile Ethernet Intel® FPGA IP が (TX と RX の両方のデータパスが存在する) デュプレックス・データパス・モードで構成されている場合のみです。シンプレックス・データパス・デザインを生成する場合は、デザインに独自の変更を加えてハードウェア・テストを実行します。
表 22.   Intel Agilex® 7 I シリーズ・トランシーバー SoC 開発キットのボード接続生成されるデザインには、関連するボードをターゲットとするピンが事前に割り当てられています。
ポート名 ポートの説明 ボード・コンポーネント コンポーネントの説明
global_rst_n グローバルリセット U3C MAX® 10デバイス・データシート を参照してください。
refclk_core コア PLL リファレンス・クロック入力 U18 Si5391-A クロック・ジェネレーター (OUT0)
refclk_xcvr トランシーバー・リファレンス・クロック入力 U18 Si5391-A クロック・ジェネレーター (OUT0)
mgmt_clk コントロール・クロック U19 Si5391-A クロック・ジェネレーター (OUT6)
tx_serial_data TX シリアルデータ J7 FMC+ コネクター (F タイル バンク 12C)
rx_serial_data RX シリアルデータ J7 FMC+ コネクター (F タイル バンク 12C)
関連情報
レベル 2 の表題