| Select Design |
- System Console Control
- None
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システム・コンソールからデザイン例のデータパスにアクセスするには、System Console Controlを選択します。 |
| Simulation |
ON、OFF |
デザイン例のシミュレーションに必要なファイルを IP に生成させるには、このパラメーターをオンにします。 |
| Synthesis |
ON、OFF |
Quartus® Primeのコンパイルとハードウェア・デモンストレーションに必要なファイルを IP に生成させるには、このパラメーターをオンにします。 |
| HDL format (シミュレーション用) |
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シミュレーションに向けて RTL ファイルの HDL フォーマットを選択します。 |
| HDL format (合成用) |
Verilog only |
合成に向けて RTL ファイルの HDL フォーマットを選択します。 |
| Generate 3-wire SPI module |
オン、オフ |
4 線式ではなく 3 線式の SPI インターフェイスをイネーブルにするにはオンにします。 |
| Sysref mode |
- One-shot
- Periodic
- Gapped periodic
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デザインの要件とタイミングの柔軟性に基づいて、SYSREF アラインメントを One-shot、Periodic、Gapped periodic モードから選択します。
- One-shot — このオプションを選択すると、SYSREF が One-shot パルスモードにイネーブルされます。 sysref_ctrl[17] レジスタービットの値は 0 です。F-Tile Ethernet IP リセットがデアサートされた後、sysref_ctrl[17] レジスターの値を 0 から 1 に変更し、次に 0 に変更すると、One-shot SYSREF パルスになります。
- Periodic — このオプションを選択すると、SYSREF は 50:50 デューティー・サイクルとなります。SYSREF 周期は、E*SYSREF_MULP です。
- Gapped periodic — このオプションを選択すると、SYSREF は、粒度が 1 リンク・クロック・サイクルのプログラマブル・デューティー・サイクルとなります。SYSREF 周期は、E*SYSREF_MULPです。範囲外のデューティー・サイクル設定に対しては、SYSREF 生成ブロックは自動的に 50:50 デューティー・サイクルを推論します。
SYSREF 周期の詳細については、SYSREF Generator のセクションを参照してください。 |
| Select board |
- None
- Intel Agilex® 7 I-Series Transceiver-SoC Development Kit
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デザイン例に向けてボードを選択します。
- None — このオプションを選択すると、デザイン例のハードウェア面を除外します。すべてのピン・アサインメントは仮想ピンに設定されます。
- Intel Agilex® 7 I-Series Transceiver-SoC Development Kit — このオプションでは、この開発ボード上のデバイスに合うようにプロジェクトのターゲットデバイスが自動的に選択されます。使用しているボードリビジョンでデフォルトのターゲットデバイスのグレードが異なる場合、Change Target Deviceパラメーターを使用してターゲットデバイスを変更することができます。
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| Test Pattern |
- PRBS-7
- PRBS-9
- PRBS-15
- PRBS-23
- Ramp
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パターン・ジェネレーターとパターンチェッカーのテストパターンを選択します。
- Pattern Generator — JESD204C は、データサンプルごとに PRBS パターン・ジェネレーターをサポートします。これは、データの幅が N+CS オプションであることを意味します。PRBS パターン・ジェネレーターとパターンチェッカーは、テスト用のデータ・サンプル・スティミュラスを作成するのに便利で、ADC/DAC コンバーターの PRBS テストモードとは互換性がありません。
- Ramp Pattern Generator — JESD204C リンク層は正常に動作しますが、トランスポート層はディスエーブルされ、フォーマッターからの入力は無視されます。各レーンは、0x00 から 0xFF へとインクリメントし、その後リピートされる同一のオクテットストリームを送信します。ランプ・パターン・テストは、 prbs_test_ctl によってイネーブルされます。
- PRBS Pattern Checker — JESD204C PRBS スクランブラーは自己同期であり、IP コアがリンクアップをデコード可能な場合、スクランブリング・シードは既に同期されていと予想されます。PRBS スクランブリング・シードは、自己初期化に 8 オクテットを必要とします。
- Ramp Pattern Checker — JESD204C スクランブリングは自己同期であり、IP コアがリンクアップをデコード可能な場合、スクランブリング・シードは既に同期されていると予想されます。最初の有効なオクテットがランプ初期値としてロードされます。後続のデータは 0xFF までインクリメントし、 0x00 までロールオーバーする必要があります。Ramp Pattern Checker は、すべてのレーンで同一のパターンをチェックする必要があります。
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| Enable Command Channel |
オン、オフ |
コマンド・チャネル・パターンを選択します。 |
| Clock Source Configuration |
- None
- 100 MHz OSC_CLK_1 pin
- 125 MHz OSC_CLK_1 pin
- 25 MHz OSC_CLK_1 pin
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デザイン例のデバイス初期化クロックを選択します。 ターゲットのデバイスキットが選択されている場合、デフォルトは 125MHz OSC_CLK_1 ピンとなります。 |