F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.2. F-Tile Ethernet デザイン例のクロックとリセット

F-Tile Ethernetデザイン例には、クロック信号とリセット信号のセットがあります。
表 14.  Dデザイン例のクロック
クロック信号 入力/出力 説明
mgmt_clk 入力 周波数 100 MHz の LVDS 差動クロック。
refclk_xcvr 入力 PLL 選択周波数のトランシーバー・リファレンス・クロック。
refclk_core 入力 refclk_xcvr と同じ周波数のコア・リファレンス・クロック。
in_sysref 入力 SYSREF 信号。

最大 SYSREF 周波数はデータレート/(66x32xE) です。

sysref_out 出力

txlink_clk

rxlink_clk

内部 データレート/66 の周波数の TX および RX リンククロック。

txframe_clk

rxframe_clk

内部
  • データレート/33 (FCLK_MULP=2) の周波数の TX および RX フレームクロック。
  • データレート/66 (FCLK_MULP=1) の周波数の TX および RX フレームクロック。

tx_fclk

rx_fclk

内部
  • データレート/66 (FCLK_MULP=2) の周波数の TX および RX フェーズクロック。
  • FCLK_MULP=1 の場合、TX および RX フェーズクロックは常に High (1'b1) となります。
spi_SCLK 出力 周波数 20MHz の SPI ボーレートクロック。

デザイン例を FPGA デバイスにロードすると、内部 ninit_done イベントにより、 JTAG to Avalon® Master ブリッジは、他のすべてのブロックと同様にリセット状態になります。

SYSREF ジェネレーターには、 txlink_clk および rxlink_clk クロックに意図的な非同期関係を挿入するための独立したリセットがあります。この方法は、外部クロックチップからの SYSREF 信号をより包括的にエミュレートします。

表 15.  デザイン例のリセット
リセット信号 入力/出力 説明
global_rst_n 入力 Avalon® Master ブリッジを除くすべてのブロックに対するプッシュボタン・グローバルリセット。
ninit_done 内部 JTAG to Avalon® Masterブリッジに向けたリセットリリース IP からの出力。
edctl_rst_n 内部 ED コントロール・ブロックは、JTAG to Avalon® Masterブリッジによりリセットされます。 hw_rst および global_rst_n ポートは、ED コントロール・ブロックをリセットしません。
hw_rst 内部 ED コントロール・ブロックの rst_ctl レジスターに書き込むことで、hw_rst をアサートまたはデアサートします。 mgmt_rst_in_n は、 hw_rst がアサートされるとアサートします。
mgmt_rst_in_n 内部 さまざまな IP の Avalon® メモリーマップド・インターフェイスおよびリセット・シーケンサーの入力に対するリセット
  • F-Tile Ethernet IP duplex Native PHY への reconfig_xcvr_reset
  • SPI マスターへの spi_rst_n
  • PIO ステータスおよびコントロールへの pio_rst_n
  • リセット・シーケンサー 0 および 1 の reset_in0 ポート

global_rst_n、 hw_rst、または edctl_rst_n ポートは mgmt_rst_in_n でリセットをアサートします。

sysref_rst_n 内部 リセット・シーケンサー 0 の reset_out2 ポートを使用して、ED コントロール・ブロック内の SYSREF ジェネレーター・ブロックをリセットします。リセット・シーケンサー 0 の reset_out2 ポートは、コア PLL がロックされている場合にリセットをデアサートします。
core_pll_rst 内部 リセット・シーケンサー 0 の reset_out0 ポートを介してコア PLL をリセットします。コア PLL は、 mgmt_rst_in_n リセットがアサートされるとリセットします。
j204c_tx_avs_rst_n 内部 リセット・シーケンサー 0 を介して F-Tile Ethernet TX Avalon® メモリーマップド・インターフェイス をリセットします。TX Avalon® メモリーマップド・インターフェイス は、 mgmt_rst_in_n がアサートされるとアサートします。
j204c_rx_avs_rst_n 内部 リセット・シーケンサー 1 を介して F-Tile Ethernet TX Avalon® メモリーマップド・インターフェイス をリセットします。RX Avalon® メモリーマップド・インターフェイス は、 mgmt_rst_in_n がアサートされるとアサートします。
j204c_tx_rst_n 内部 txlink_clk および txframe_clk ドメインの F-Tile Ethernet TX リンクおよびトランスポート層をリセットします。

リセット・シーケンサー 0 reset_out5 ポートは j204c_tx_rst_nをリセットします。コア PLL がロックされ、 j204c_tx_rst_ack_n 信号がアサートされると、このリセットはデアサートされます。

j204c_rx_rst_n 内部 rxlink_clk および rxframe_clk ドメインの F-Tile Ethernet RX リンクおよびトランスポート層をリセットします。

リセット・シーケンサー 1 reset_out4 ポートは j204c_rx_rst_n をリセットします。コア PLL がロックされ、 j204c_rx_rst_ack_n 信号がアサートされると、このリセットはデアサートされます。

j204c_tx_rst_ack_n 内部 j204c_tx_rst_n でハンドシェイク信号をリセットします。
j204c_rx_rst_ack_n 内部 j204c_rx_rst_n でハンドシェイク信号をリセットします。
図 9. デザイン例のリセットのタイミング図
レベル 2 の表題