F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

ダウンロード PDF
ID 691269
日付 12/27/2024
Public
ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.1.5. SYSREF Generator

SYSREFは、F-Tile Ethernetインターフェイスを備えたデータ・コンバーターにとって重要なタイミング信号です。

デザイン例の SYSREF ジェネレーターは、デュプレックス JESD204C IP リンクの初期化のデモンストレーション目的でのみ使用されています。JESD204C Subclass 1 システム・レベル・アプリケーションでは、 デバイスクロックと同じソースから SYSREF を生成する必要があります。

F-Tile Ethernet IP の場合、SYSREF コントロール・レジスターの SYSREF 乗数 (SYSREF_MULP) が SYSREF 周期を定義しますが、これは E パラメーターの n 整数倍です。

E*SYSREF_MULP ≤16 であることを確認する必要があります。たとえば、E=1 の場合、SYSREF_MULP の有効な設定は 1 ～ 16 の範囲内でなければならず、E=3 の場合、SYSREF_MULP の有効な設定は 1 ～ 5 の範囲内である必要があります。

注: 範囲外の SYSREF_MULP を設定すると、SYSREF ジェネレーターは設定を SYSREF_MULP=1 に変更します 。

F-Tile Ethernet Intel® FPGA IPパラメーター・エディターの Example Design タブを使用して、SYSREF タイプを One-shot pulse、Periodic、または Gapped periodic のいずれかに選択できます。

表 10.  Periodic および Gapped Periodic SYSREF カウンターの例
E SYSREF_MULP SYSREF PERIOD

(E*SYSREF_MULP*32)

 デューティー・サイクル 詳細
1 1 32 1..31

(プログラム可能)

 Gapped Periodic
1 1 32 16

(固定)

 Periodic
1 2 64 1..63

(プログラム可能)

 Gapped Periodic
1 2 64 32

(固定)

 Periodic
1 16 512 1..511

(プログラム可能)

 Gapped Periodic
1 16 512 256

(固定)

 Periodic
2 3 192 1..191

(プログラム可能)

 Gapped Periodic
2 3 192 96

(固定)

 Periodic
2 8 512 1..511

(プログラム可能)

Gapped Periodic
2 8 512 256

(固定)

 Periodic
2 9

(不正

) 		64 32

(固定)

 Gapped Periodic
2 9

(不正

) 		64 32

(固定)

 Periodic
表 11.  SYSREF コントロール・レジスターレジスター設定がデザイン例を生成したときに指定した設定と異なる場合、SYSREF コントロール・レジスターを動的に再設定できます。F-Tile Ethernet Intel® FPGA IPがリセットから復帰する前に SYSREF レジスターをコンフィグレーションします。sysref_ctrl[7] レジスタービットを介して外部 SYSREF ジェネレーターを選択した場合、 SYSREF タイプ、マルチプライヤー、デューティー・サイクル、および位相の設定を無視できます。
ビット デフォルト値 説明
sysref_ctrl[1:0]
  • 2‘b00: One-shot
  • 2‘b01: Periodic
  • 2'b10: Gapped periodic

SYSREFタイプ。

デフォルト値は、F-Tile Ethernet Intel® FPGA IPパラメーター・エディターの Example Design タブで設定する SYSREF モードによって異なります。

sysref_ctrl[6:2] 5'b00001

SYSREF 乗数。

この SYSREF_MULP フィールドは、Periodicおよび Gapped-periodic SYSREF タイプに適用できます。

F-Tile Ethernet IP がリセットから解放される前に、E*SYSREF_MULP 値が 1 ～ 16 になるように乗数値を構成する必要があります。E*SYSREF_MULP 値がこの範囲外の場合、乗数の値はデフォルトで 5'b00001 になります。

sysref_ctrl[7]
  • Duplex datapath: 1'b1
  • Simplex TX or RX datapath: 1'b0

SYSREF の選択。

デフォルト値は、F-Tile Ethernet Intel® FPGA IPパラメーター・エディターの Example Design タブで設定するデータパスによって異なります。

  • 0: Simplex TX or RX (外部SYSREF)
  • 1: Duplex (内部SYSREF)
sysref_ctrl[16:8] 9'h0

SYSREF タイプが Periodic または Gapped periodicdic である場合の SYSREF デューティー・サイクル。

F-Tile Ethernet IP がリセットから解放される前に、デューティー・サイクルを構成する必要があります。

最大値 = (E*SYSREF_MULP*32)-1

例:

50% のデューティー・サイクル = (E*SYSREF_MULP*32)/2

このレジスターフィールドを構成しない場合、またはレジスターフィールドを 0 または許容される最大値より大きい値で構成する場合、デューティー・サイクルはデフォルトで 50% になります。
sysref_ctrl[17] 1'b0

SYSREFタイプが One-shot の場合の手動コントロール。

  • SYSREF信号を High に設定するには、1 を書き込みます。
  • SYSREF信号を Low に設定するには、0 を書き込みます。

One-shot モードでSYSREFパルスを作成するには、1 を書き込んでから 0 を書き込む必要があります。

sysref_ctrl[31:18] 22'h0 予約済み。
レベル 2 の表題