F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.5. System Console のコントロール・デザイン例のハードウェア・テスト

Quartus® Prime開発ソフトウェアで、System Console コントロールを使用してデザイン例のハードウェア・テストを実行するには、次の手順を実行します。
注: このハードウェア・テストは、System Console コントロールに向けてデュプレックス・モードでデザインをコンフィグレーションしたことを前提としています。シンプレックス・モード・デザインを使用している場合は、独自の変更を行います。
  1. Quartus® Prime (Tools > System Debugging Tools > System Console) から System Console のツールを起動します。
  2. TCL Console コマンドプロンプトで get_service_paths master と入力し、使用している JTAG チェーンに接続されているデバイスのリストを出力します。
  3. 任意のテキストエディターで ed/hwtest/ ディレクトリーにある main.tcl スクリプトを開き、次の行を見つけます。 
    set master_index [expr {$master_list_length - 1}]
  4. master_index が常に Intel Agilex® 7 デバイスを指すように、JTAG チェーン・コンフィグレーションに合わせて master_index オフセットを調整し、ファイルを保存します。
    図 10. JTAG チェーンを反映するための master_index コンフィグレーションの例
  5. TCL Console コマンドプロンプトで、 ed/hwtest/ ディレクトリー (cd../ed/hwtest/) に移動し、 main.tcl スクリプト (source main.tcl) を実行します。TCL Console ウィンドウは次のスクリーンショットのようになります。
    図 11. Source main.tcl
  6. コマンドプロンプトで start_basic_test と入力して、リンクのセットアップとテスト・プロシージャーを実行します。

    このプロシージャーは、TX と RX の sysref を周期的に設定し、PRBS パターンをチェックし、F-Tile Ethernet IP PHY の内部シリアル・ループ・バックモードを設定し、リンクステータスを報告する一連の命令を実行します。

    次の図は、データレートが 24.33024 Gbps の L=8、 M=2、および F=1 のバリアントのリンク・セットアップとテストに成功した場合の予想結果を示しています。
    図 12. System Console のテストが成功した場合
    表 21.  System Console スクリプトのプロシージャー次の表は、デバッグの際に役立つ main.tcl でのプロシージャーです。
    プロシージャー 値 説明
    get_service_paths {master} JTAG チェーンに接続されているすべてのデバイスを報告します。この情報を使用して、Intel Agilex® 7 デバイスを指すようにマスター・インデックスを設定します。
    get_master_index N/A ターゲットデバイスのマスター・インデックスを設定します。 get_service_paths マスターを使用して、JTAG チェーン内の Intel Agilex® 7 デバイスのオフセットを特定し、それに応じてこのプロシージャーのオフセットを編集します。
    start_basic_test N/A プロシージャーは、TX と RX の SYSREF を周期的に設定し、PRBS パターンをチェックし、F-Tile Ethernet IP PHY の内部シリアル・ループ・バックモードを設定し、リンクステータスを報告する一連の命令を実行します。
    reset N/A グローバルリセット
    xcvr_lpbk *0.1

    0: 内部シリアル・ループバックをディセーブルします。

    1: 内部シリアル・ループバックをイネーブルします。
    testmode {ramp、prbs7、prbs9、prbs15、prbs23}

    ramp: ランプパターンにパターン・ジェネレーターとチェッカーを設定します。

    prbs7-23: それぞれの PRBS パターンにパターン・ジェネレーターとチェッカーを設定します。
    sysref_type {oneshot、periodic、gperiodic} SYSREF タイプを設定します。
    eval_test N/A

    1. ステータスをロードします。

    2. レーンごとにチェックします。

    3. TX および RX レジスターの値を示します。

    • rst_sts0:
      • Bit 0 – CORE PLL LOCKED
    • rx_status3:
      • Bit 0-15 – RX CDR LOCKED
    • rx_status4:

      • Bit 0-15 – SH LOCKED

    • rx_status5:
      • Bit 0-15 – EMB LOCKED
    • tst_err0:
      • Bit 0 – PATTERN CHECKER ERROR
      • Bit 1 – TX LINK ERROR
      • Bit 2 – RX LINK ERROR
      • Bit 3 – COMMAND PATTERN CHECKER ERROR
    read_err_status N/A F-Tile Ethernet IP エラー・ステータス・レジスターを読み込みます。
    clear_err_status N/A F-Tile Ethernet IP エラー・ステータス・レジスターをクリアします。
    read_rx_status0 N/A F-Tile Ethernet IP rx_status0 レジスターを読み込みます。
    read_tx_status0 N/A F-Tile Ethernet IP tx_status0 レジスターを読み込みます。
    read_rx_syncn_sysref_ctrl N/A F-Tile Ethernet IP syncn_sysref_ctrl レジスターを読み込みます。
    wait_seconds {整数} {整数} 秒間待機します。
    wait_minutes {整数} {整数} 分間待機します。

セクションの内容
ボード接続

レベル 2 の表題