F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.4. F-Tile Ethernet デザイン例のコントロール・レジスター

ED コントロール・ブロック内の F-Tile Ethernet デザイン例のレジスターは、バイト・アドレッシング (32 ビット) を使用します。
表 17.  デザイン例のアドレスマップこれらの 32ビット ED コントロール・ブロック・レジスターは、 mgmt_clk ドメイン内にあります。
コンポーネント アドレス
F-Tile Ethernet TX IP 0x000C_0000 – 0x000C_03FF
F-Tile Ethernet RX IP 0x000D_0000 – 0x000D_03FF
SPI コントロール 0x0102_0000 – 0x0102_001F
PIO コントロール 0x0102_0020 – 0x0102_002F
PIO ステータス 0x0102_0040 – 0x0102_004F
リセット・シーケンサー 0 0x0102_0100 – 0x0102_01FF
リセット・シーケンサー 1 0x0102_0200 – 0x0102_02FF
ED コントロール 0x0102_0400 – 0x0102_04FF
F-Tile Ethernet IP トランシーバー PHY リコンフィグレーション 0x0200_0000 – 0x02FF_FFFF
表 18.  レジスターアクセスのタイプと定義この表は、 Intel® FPGA IPのレジスターアクセス・タイプについて説明しています。
アクセスタイプ 定義
RO/V ソフトウェアは読み出し専用です (書き込みには影響しません)。値は異なる場合があります。
RW
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアはビットを書き込み、目的の値に設定します。
RW1C
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアは 0 を書き込み、影響はありません。
  • ハードウェアによってビットが1に設定されている場合、ソフトウェアは 1 を書き込み、ビットを 0 にクリアします。
  • ハードウェアはビットを1に設定します。
  • ソフトウェアのクリアは、ハードウェアのセットよりも優先されます。
表 19.  ED コントロール・アドレスマップ
オフセット レジスター名
0x00 rst_ctl
0x04 rst_sts0
0x10 rst_sts_detected0
0x40 sysref_ctl
0x44 sysref_sts
0x80 tst_ctl
0x8c tst_err0
表 20.  ED コントロール・ブロックおよびステータス・レジスター
バイトオフセット レジスター 名称 アクセス リセット 説明
0x00 rst_ctl rst_assert RW 0x0 コントロールをリセットします。

[0]: リセットをアサートするために 1 を書き込みます。 (hw_rst) 再度 0 を書き込み、リセットをデアサートします。

[31:1]: 予約済み。
0x04 rst_sts0 rst_status RO/V 0x0

ステータスをリセットします。

[0]: コア PLL がロックされた状態です。

[31:1]: 予約済み
0x10 rst_sts_detected0 rst_sts_set RW1C 0x0

内部あるいは外部 SYSREF ジェネレーターの SYSREF エッジ検出ステータス。

[0]: 値が 1 の場合、Subclass 1 動作に対して SYSREF 立ち上がりエッジが検出されたことを示します。ソフトウェアは 1 を書き込むことでこのビットをクリアし、新しい SYSREF エッジ検出をイネーブルすることができます。

[31:1]: 予約済み
0x40 sysref_ctl sysref_control RW

デュプレックス・データパス

  • One-shot: 0x00084
  • Periodic: 0x00085
  • Gapped-periodic: 0x00086

TX または RX データパス

  • One-shot: 0x00004
  • Periodic: 0x00005
  • Gapped-periodic: 0x00006

SYSREF コントロール。

このレジスターの使用方法の詳細については、SYSREF コントロール・レジスターの表を参照してください。
注: リセット値は、SYSREF タイプと F-Tile Ethernet IP データパス・パラメーターの設定によって異なります。
0x44 sysref_sts sysref_status RO/V 0x0

SYSREF ステータス。このレジスターには、内部 SYSREF レジスターの最新の SYSREF 周期とデューティー・サイクルが含まれています。

SYSREF 周期とデューティー・サイクルの有効な値については、Periodic および Gapped Periodic SYSREF カウンターの例の表を参照してください。

[8:0]: SYSREF 周期。

  • 値が 0xFF の場合、SYSREF 周期 = 255 です。
  • 値が 0x00 の場合、SYSREF 周期 = 256 です。

[17:9]: SYSREF デューティー・サイクル。

[31:18]: 予約済み
0x80 tst_ctl tst_control RW 0x0

テスト・コントロール。このレジスターを使用して、パターン・ジェネレーターとチェッカーに対して異なるテストパターンをイネーブルします。

[1:0]= 予約済みフィールド

[2] = ramp_test_ctl

  • 1’b0 = PRBS パターン・ジェネレーターとチェッカーをイネーブルします。
  • 1’b1 = ランプ・パターン・ジェネレーターとチェッカーをイネーブルします。

[31:3]: 予約済み
0x8c tst_err0 tst_error RW1C 0x0

リンク 0 のエラーフラグ。ビットが 1'b1 の場合、エラーが発生したことを示します。エラーフラグをクリアするために、それぞれのビットに　1'b1　を書き込む前にエラーを解決する必要があります。

[0] = パターンチェッカー・エラー

[1] = tx_link_error

[2] = rx_link_error

[3] = コマンド・パターンチェッカー・エラー

[31:4]: 予約済み
レベル 2 の表題