F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.1.2. Parallel I/O (PIO) コア

Avalon® インターフェイスを備える PIO (Parallel Input/Output) コアは、 Avalon® メモリーマップド・スレーブポートと汎用 I/O ポートの間にメモリーマッピングされたインターフェイスを提供します。この I/O ポートは、オンチップのユーザーロジック、または FPGA 外部のデバイスに接続している I/O ピンのどちらかに接続されます。

図 8. 入力ポート、出力ポート、および IRQ のサポートを備える PIO コアデフォルトでは、プラットフォーム・デザイナー・コンポーネントは割り込みサービスライン (IRQ) をディセーブルします。

PIO I/O ポートは最上位の HDL ファイル (入力ポートの場合 io_status、出力ポートの場合 io_control) に割り当てられます。

次の表は、開発キットの DIP スイッチおよび LED へのステータスおよび制御 I/O ポートの信号接続を示しています。

表 9.  PIO コア I/O ポート
ポート ビット 信号
Out_port 0 USER_LED SPI プログラミング完了
31:1 予約済み
In_port 0 USER_DIP 内部シリアル・ループバックのイネーブル

オフ = 1

オン = 0
1 USER_DIP FPGA 生成 SYSREFのイネーブル

オフ = 1

オン = 0
31:2 予約済み。
レベル 2 の表題