F-Tile JESD204C インテル® FPGA IPデザイン例ユーザーガイド

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ID 691269
日付 12/27/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて 2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド x
2.1. デザイン例 - ブロック図 2.2. ハードウェアおよびソフトウェアの要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. F-Tile Ethernet デザイン例の信号 3.4. F-Tile Ethernet デザイン例のコントロール・レジスター 3.5. System Console のコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. Parallel I/O (PIO) コア 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセット・シーケンサー 3.1.7. 3-Wire SPI 3.1.8. システム PLL 3.1.9. パターン・ジェネレーターとパターンチェッカー 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Console のコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドについて
2. F-Tile Ethernet Intel® FPGA IPデザイン例クイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. F-Tile Ethernet Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

2.1. デザイン例 - ブロック図

図 2.  F-Tile Ethernetデザイン例 - 上位レベルのブロック図

デザイン例は、以下のモジュールから構成されています。

  • プラットフォーム・デザイナーシステム
    • F-Tile Ethernet Intel® FPGA IP
    • JTAG to Avalon Master bridge
    • Parallel I/O (PIO) コントローラー
    • Serial Port Interface (SPI) — マスターモジュール
    • IOPLL
    • SYSREF ジェネレーター
    • Example Design (ED) Control CSR
    • リセット・シーケンサー
  • System PLL
  • パターン・ジェネレーター
  • パターンチェッカー
表 5.  デザイン例モジュール
コンポーネント 詳細
プラットフォーム・デザイナーシステム プラットフォーム・デザイナーシステムは、F-Tile Ethernet IP データパスとサポートするペリフェラルをインスタンス化します。
F-Tile Ethernet Intel® FPGA IP このプラットフォーム・デザイナーサブシステムは、デュプレックス PHY とともにインスタンス化された TX および RX F-Tile Ethernet IP を含みます。
JTAG to Avalon Master Bridge このブリッジは、JTAG インターフェイスを通じて、デザイン内のメモリーマップド IP へのシステム・コンソール・ホスト・アクセスを提供します。
Parallel I/O (PIO) コントローラー このコントローラーは、汎用 I/O ポートのサンプリングおよび駆動用に、メモリーマップド・インターフェイスを提供します。
SPI マスター このモジュールは、コンバーター側のSPIインターフェイスへのコンフィグレーション・データのシリアル転送を処理します。
SYSREF ジェネレーター SYSREFジェネレーターはリンククロックをリファレンス・クロックとして使用し、F-Tile Ethernet IP に向けて SYSREF パルスを生成します。
注: このデザイン例では、SYSREFジェネレーターを使用してデュプレックスF-Tile Ethernet IP リンクの初期化を説明します。F-Tile EthernetSubclass 1 システム・レベル・アプリケーションでは、デバイスクロックと同じソースから SYSREF を生成する必要があります。
IOPLL このデザイン例は、IOPLL を使用してF-Tile Ethernet IP にデータを送信するためのユーザークロックを生成します。
ED Control CSR このモジュールは、SYSREF 検出制御とステータス、およびテスト・パターン制御とステータスを提供します。
リセット・シーケンサー このデザイン例は、2 つのリセット・シーケンサーで構成されています。
  • Reset Sequence 0 — TX/RX Avalon® ストリーミング・ドメイン、 Avalon® メモリーマップド・ドメイン、コアPLL、TX PHY、TX コア、および SYSREF ジェネレーターへのリセットを処理します。
  • Reset Sequence 1 — RX PHY および RX コアへのリセットを処理します。
System PLL F-Tile ハード IP と EMIB クロッシングのプライマリー・クロック・ソースです。
パターン・ジェネレーター パターン・ジェネレーターは PRBS またはランプパターンを生成します。
パターンチェッカー パターンチェッカーは、受信した PRBS またはランプ・パターンを検証し、データ・サンプルの不一致を検出するとエラーフラグを立てます。
レベル 2 の表題