リモート・アップデートのインテル®FPGA IPユーザーガイド

ダウンロード PDF
ID 683695
日付 7/13/2021
Public
ドキュメント目次
ドキュメント目次 x
1. リモート・アップデートのインテル®FPGA IPユーザーガイド
1. リモート・アップデートのインテル®FPGA IPユーザーガイド x
1.1. リモート・アップデートの Intel® FPGA IPコアでのAvalon®-MM 1.2. インテルArria 10およびインテルCyclone® 10 GXデバイス 1.3. Arria II、 Arria V、 Cyclone V、 Stratix IV、および Stratix Vデバイス 1.4. Cyclone IVおよびインテルCyclone 10 LPデバイス 1.5. フラッシュ・メモリー・プログラミング・ファイル 1.6. デザイン・サンプル 1.7. リモート・アップデート の Intel® FPGA IP ユーザーガイドアーカイブ 1.8. リモート・アップデートの Intel® FPGA IPユーザーガイドの改訂履歴
1.2. インテルArria 10およびインテルCyclone® 10 GXデバイス x
1.2.1. リモート・システム・コンフィギュレーション・モード 1.2.2. リモート・システム・コンフィグレーション・コンポーネント 1.2.3. パラメーター設定 1.2.4. ポート 1.2.5. パラメーター 1.2.6. Avalon-MM インターフェイス 1.2.7. 専用リモート・システム・アップグレード回路 1.2.8. 初期RSUイメージの生成
1.2.1. リモート・システム・コンフィギュレーション・モード x
1.2.1.1. リモート・システム・アップグレード・ステート・マシン
1.2.1.1. リモート・システム・アップグレード・ステート・マシン x
1.2.1.1.1. 工場からアプリケーション・イメージへの切り替え、または初期アプリケーション・イメージから他のアプリケーション・イメージへの切り替え
1.2.6. Avalon-MM インターフェイス x
1.2.6.1. コントロール・ステータス・レジスター信号 1.2.6.2. レジスターマップ
1.2.6.1. コントロール・ステータス・レジスター信号 x
1.2.6.1.1. コントロール・ステータスレジスター書き込み動作 1.2.6.1.2. コントロール・ステータス・レジスターの読み出し操作 1.2.6.1.3. 動作例波形
1.3. Arria II、 Arria V、 Cyclone V、 Stratix IV、および Stratix Vデバイス x
1.3.1. リモート・システム・コンフィギュレーション・モード 1.3.2. リモート・システム・コンフィグレーション・コンポーネント 1.3.3. パラメーター設定 1.3.4. ポート 1.3.5. パラメーター 1.3.6. Avalon-MM インターフェイス 1.3.7. 専用リモート・システム・アップグレード回路
1.3.6. Avalon-MM インターフェイス x
1.3.6.1. コントロール・ステータス・レジスター信号 1.3.6.2. レジスターマップ
1.3.6.1. コントロール・ステータス・レジスター信号 x
1.3.6.1.1. コントロール・ステータスレジスター書き込み動作 1.3.6.1.2. コントロール・ステータスレジスターの読み出し操作
1.4. Cyclone IVおよびインテルCyclone 10 LPデバイス x
1.4.1. リモート・システム・コンフィギュレーション・モード 1.4.2. リモート・システム・コンフィグレーション・コンポーネント 1.4.3. パラメーター設定 1.4.4. ポート 1.4.5. パラメーター 1.4.6. リモート・アップデート動作 1.4.7. Avalon-MM インターフェイス 1.4.8. 専用リモート・システム・アップグレード回路
1.4.7. Avalon-MM インターフェイス x
1.4.7.1. コントロール・ステータスレジスター(CSR) 1.4.7.2. レジスターマップ 1.4.7.3. ソースマッピングの読み出し
1.4.7.1. コントロール・ステータスレジスター(CSR) x
1.4.7.1.1. コントロール・ステータス・レジスター書き込み動作 1.4.7.1.2. コントロール・ステータス・レジスターの読み取り操作
1.6. デザイン・サンプル x
1.6.1. インテルArria 10リモート・アップデートのデザイン例 1.6.2. Cyclone Vリモート・アップデートのデザイン例
1. リモート・アップデートのインテル®FPGA IPユーザーガイド

1.4.7.2. レジスターマップ

表 20.   Cyclone® IV と インテル® Cyclone® 10 LP デバイスでのリモート・アップデート Intel® FPGA IPコア Avalon® -MMレジスターマップ
  • アドレスの最後の2ビットはread_source信号を表します。
  • read_source 読み出しソースマッピングテーブルに示されている値を取るには正しいアドレスオフセットを書く必要があります 。
  • IPコアは、read_source パラメーターにコントロール・ステータス・レジスター・インターフェイスのアドレスバスを組み合わせます。
  • レジスターのデフォルト値は0です。
  • アドレスオフセットはワード単位です。
レジスター名 アドレス・オフセット 幅 R/W 説明
RU_MASTER_SM_CURRENT_STATE_MODE 0x0 2 読み出し

RSUマスター・ステート・マシンの現在の状態

00—ファクトリー・モード

01—アプリケーション・モード

11—マスター・ステート・マシンのユーザー・ウォッチドッグ・タイマーがイネーブルされたアプリケーション・モード
RU_FORCE_EARLY_CONF_DONE 0x4 1 読み出し / 書き込み 早めに強制する CONF_DONE
RU_WATCHDOG_TIMEOUT 0x8 29または12 読み出し / 書き込み ウォッチドッグ・タイムアウト値の読み出しまたは書き込み。
  • 書き込み時に12ビット幅
  • 読むときに29ビット幅
RU_WATCHDOG_ENABLE 0xC 1 読み出し / 書き込み ウォッチドッグ・タイムアウトを有効または無効にします。
  • 0：無効にする
  • 1：有効にする
 
RU_BOOT_ADDRESS
 0x10 24 29 32 読み出し / 書き込み
  • ブートアドレスを読み出すときの29ビット幅または32ビット幅（EPCQ 32ビットアドレス指定）。
  • ブート・アドレスを書き込む際の幅は32または32です。
RU_FORCE_INTERNAL_OSC 0x14 1 読み出し / 書き込み 内部オシレーターをスタート・アップ・ステート・マシン・クロック（osc_int）オプションビットとして強制します。
RU_RECONFIG_TRIGGER_CONDITIONS 0x18 5 読み出し コンフィグレーション・トリガー条件を読み出します。
  • ビット 4—nconfig_source: 外部コンフィグレーション・リセット(nCONFIG)アサーション。
  • ビット 3—crcerror_source:アプリケーション・コンフィグレーション中のCRCエラー。
  • ビット 2—nstatus_source:エラーの結果として外部デバイスによってアサートされたnSTATUS。
  • ビット 1—wdtimer_source: ユーザーのウォッチドッグ・タイマーのタイムアウト。
  • ビット 0—runconfig_source: ロジックアレイからトリガーされたコンフィグレーション・リセット
RU_RESET_TIMER 0x1C 1 書き込み

このレジスターに値1を書き込んで、リモート・アップデートのリセットタイマーをトリガーします。 IPコアは自動的にリセットパルスをトリガーして、リモート・アップデートのタイマーピンをリセットします。
RU_RECONFIG 0x1D 1 書き込み

このアドレスに値1を書き込んで、新しいイメージからのリコンフィグレーションをトリガーします。 IPコアは1をreconfig リモート・アップデートのピンに設定します（プロセスが完了するまでこの値を保持する）。

レベル 2 の表題