リモート・アップデートのインテル®FPGA IPユーザーガイド

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ID 683695
日付 7/13/2021
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ドキュメント目次
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1. リモート・アップデートのインテル®FPGA IPユーザーガイド
1. リモート・アップデートのインテル®FPGA IPユーザーガイド x
1.1. リモート・アップデートの Intel® FPGA IPコアでのAvalon®-MM 1.2. インテルArria 10およびインテルCyclone® 10 GXデバイス 1.3. Arria II、 Arria V、 Cyclone V、 Stratix IV、および Stratix Vデバイス 1.4. Cyclone IVおよびインテルCyclone 10 LPデバイス 1.5. フラッシュ・メモリー・プログラミング・ファイル 1.6. デザイン・サンプル 1.7. リモート・アップデート の Intel® FPGA IP ユーザーガイドアーカイブ 1.8. リモート・アップデートの Intel® FPGA IPユーザーガイドの改訂履歴
1.2. インテルArria 10およびインテルCyclone® 10 GXデバイス x
1.2.1. リモート・システム・コンフィギュレーション・モード 1.2.2. リモート・システム・コンフィグレーション・コンポーネント 1.2.3. パラメーター設定 1.2.4. ポート 1.2.5. パラメーター 1.2.6. Avalon-MM インターフェイス 1.2.7. 専用リモート・システム・アップグレード回路 1.2.8. 初期RSUイメージの生成
1.2.1. リモート・システム・コンフィギュレーション・モード x
1.2.1.1. リモート・システム・アップグレード・ステート・マシン
1.2.1.1. リモート・システム・アップグレード・ステート・マシン x
1.2.1.1.1. 工場からアプリケーション・イメージへの切り替え、または初期アプリケーション・イメージから他のアプリケーション・イメージへの切り替え
1.2.6. Avalon-MM インターフェイス x
1.2.6.1. コントロール・ステータス・レジスター信号 1.2.6.2. レジスターマップ
1.2.6.1. コントロール・ステータス・レジスター信号 x
1.2.6.1.1. コントロール・ステータスレジスター書き込み動作 1.2.6.1.2. コントロール・ステータス・レジスターの読み出し操作 1.2.6.1.3. 動作例波形
1.3. Arria II、 Arria V、 Cyclone V、 Stratix IV、および Stratix Vデバイス x
1.3.1. リモート・システム・コンフィギュレーション・モード 1.3.2. リモート・システム・コンフィグレーション・コンポーネント 1.3.3. パラメーター設定 1.3.4. ポート 1.3.5. パラメーター 1.3.6. Avalon-MM インターフェイス 1.3.7. 専用リモート・システム・アップグレード回路
1.3.6. Avalon-MM インターフェイス x
1.3.6.1. コントロール・ステータス・レジスター信号 1.3.6.2. レジスターマップ
1.3.6.1. コントロール・ステータス・レジスター信号 x
1.3.6.1.1. コントロール・ステータスレジスター書き込み動作 1.3.6.1.2. コントロール・ステータスレジスターの読み出し操作
1.4. Cyclone IVおよびインテルCyclone 10 LPデバイス x
1.4.1. リモート・システム・コンフィギュレーション・モード 1.4.2. リモート・システム・コンフィグレーション・コンポーネント 1.4.3. パラメーター設定 1.4.4. ポート 1.4.5. パラメーター 1.4.6. リモート・アップデート動作 1.4.7. Avalon-MM インターフェイス 1.4.8. 専用リモート・システム・アップグレード回路
1.4.7. Avalon-MM インターフェイス x
1.4.7.1. コントロール・ステータスレジスター(CSR) 1.4.7.2. レジスターマップ 1.4.7.3. ソースマッピングの読み出し
1.4.7.1. コントロール・ステータスレジスター(CSR) x
1.4.7.1.1. コントロール・ステータス・レジスター書き込み動作 1.4.7.1.2. コントロール・ステータス・レジスターの読み取り操作
1.6. デザイン・サンプル x
1.6.1. インテルArria 10リモート・アップデートのデザイン例 1.6.2. Cyclone Vリモート・アップデートのデザイン例
1. リモート・アップデートのインテル®FPGA IPユーザーガイド

1.3.6.2. レジスターマップ

表 12.   Arria® V、 Cyclone® V、 Stratix® IV、および Stratix® V デバイス用のリモート・アップデートの Intel® FPGA IPコア4 Avalon® -MM レジスターマップ
  • 各コマンドには異なるパラメーター値があるため、IPコアは各フィールドを個別に読み出しまたは書き込みできます。
  • WIDTH_MANのデフォルト値は0です。
レジスター名 アドレス・オフセット 幅 R/W 説明
RU_RECONFIG_TRIGGER_CONDITIONS 0x0 5 Read Read configuration trigger conditions.
  • Bit 4—wdtimer_source: Users watchdog timer timeout
  • Bit 3—nconfig_source: External configuration reset (nCONFIG) assertion.
  • Bit 2—runconfig_source: Configuration reset triggered from logic array
  • Bit 1—nstatus_source: nSTATUS asserted by an external device as the result of an error
  • Bit 0—crcerror_source: CRC error during application configuration.
RU_WATCHDOG_TIMEOUT 0x1 12 読み出し / 書き込み ウォッチドッグ・タイムアウト値を書き込む。
RU_WATCHDOG_ENABLE 0x2 1 読み出し / 書き込み ウォッチドッグ・タイムアウトを有効または無効にします。
  • 0：無効にする
  • 1：有効にする
RU_PAGE_SELECT 0x3 24または32 読み出し / 書き込み コンフィグレーション・イメージの開始アドレスの読み出しまたは書き込み。
RU_CONFIGURATION_MODE 0x4 1 読み出し / 書き込み アプリケーション・ページでは1に、ファクトリー・ページでは0に設定されます。
RU_RESET_TIMER 0x5 1 Write

このレジスターに値1を書き込んで、リモート・アップデートのリセットタイマーをトリガーします。 IPは自動的にリセットパルスをトリガーして、リモート・アップデートのタイマーピンをリセットします。
RU_RECONFIG 0x6 1 Write

このレジスターに値1を書き込んで、新しいイメージからのリコンフィグレーションをトリガーします。 IPはリモート・アップデートのreconfig ピンを1に設定して、プロセスが完了するまでこの値を保持します。

レベル 2 の表題