AN 958: ボード・デザイン・ガイドライン

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ID 683073
日付 1/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 電源分配ネットワーク 2. ギガヘルツ・チャネル・デザインの考慮事項 3. PCBおよびスタックアップ・デザインの考慮事項 4. デバイスのピンマップ、チェックリスト、および接続ガイドライン 5. 一般的なボードデザインの考慮事項/ガイドライン 6. メモリー・インターフェイスのガイドライン 7. 消費電力と熱管理 8. ツール、モデル、およびライブラリー 9. リファレンス・デザインおよび開発キット 10. AN 958: ボード・デザイン・ガイドラインの文書改訂履歴
1. 電源分配ネットワーク x
1.1. ターゲット・インピーダンスのデカップリング方式 1.2. 電圧レギュレーターの選択 1.3. PDNデザインツール 1.4. プレーン・キャパシタンス 1.5. 寄生インダクタンスの最小化 1.6. 追加リソース
1.1. ターゲット・インピーダンスのデカップリング方式 x
1.1.1. FDTIMデカップリングの概念 1.1.2. ZTARGET の決定 1.1.3. fTARGET の決定 1.1.4. ZTARGET を満たすためのデカップリング CAPSの選択
1.5. 寄生インダクタンスの最小化 x
1.5.1. VRM 1.5.2. デカップリング・コンデンサー (パスコン) 1.5.3. マウンティング・インダクタンス 1.5.4. スプレッディング・インダクタンス 1.5.5. プレーン間キャパシタンス 1.5.6. 結論
2. ギガヘルツ・チャネル・デザインの考慮事項 x
2.1. 材料の選択と損失 2.2. ギガビット・チャネル・デザインの配線ガイドライン 2.3. 素材のガラス繊維の織り方による悪影響の最小化 2.4. 表面実装パッドの下のプレーンのカットアウト 2.5. トランスミッターのプリエンファシスとレシーバーのイコライゼーション 2.6. 追加リソース
2.2. ギガビット・チャネル・デザインの配線ガイドライン x
2.2.1. ビアの最適化手法
2.2.1. ビアの最適化手法 x
2.2.1.1. 一般的な配線ガイドライン
3. PCBおよびスタックアップ・デザインの考慮事項 x
3.1. 材料の選択と損失 3.2. ボードの厚さとビア 3.3. PCB推奨レイアウト・フットプリント・ランド・パターン
4. デバイスのピンマップ、チェックリスト、および接続ガイドライン x
4.1. High Speed Board Design Advisor 4.2. デバイス別のピン接続の一覧表 4.3. デバイス別のピン接続ガイドライン 4.4. JTAGピンを使用したデバッグ用デザイン 4.5. ホットソケット、POR、およびパワーシーケンスのサポート 4.6. OCTの実装 4.7. 未使用のI/Oピンのガイドライン 4.8. デバイスのブレークアウトのガイドライン 4.9. 追加リソース
5. 一般的なボードデザインの考慮事項/ガイドライン x
5.1. ボードのデザインプロセスの概要 5.2. FPGAにおけるデザイン・セキュリティー機能 5.3. EMI 5.4. 高速デザイン向けディスクリート・コンポーネントの選択 5.5. Sパラメーター 5.6. スミスチャート 5.7. AC結合とDC結合 5.8. 追加リソース
5.1. ボードのデザインプロセスの概要 x
5.1.1. 材料の選択と損失 5.1.2. クロストークの最小化 5.1.3. 電力フィルタリング/分配 5.1.4. 未使用のI/Oピン 5.1.5. 信号トレースの配線 5.1.6. グランドバウンス 5.1.7. 伝送線路の理解 5.1.8. インピーダンスの計算 5.1.9. コプレーナ導波路 5.1.10. 同時スイッチング・ノイズのガイドライン
5.1.3. 電力フィルタリング/分配 x
5.1.3.1. ノイズのフィルタリング 5.1.3.2. 電力分配
5.1.5. 信号トレースの配線 x
5.1.5.1. シングルエンドのトレース配線 5.1.5.2. 差動トレース配線 5.1.5.3. スキューの最小化 5.1.5.4. 終端方法 5.1.5.5. 終端デザイン例 5.1.5.6. 伝送経路に関連する不連続性
5.1.5.4. 終端方法 x
5.1.5.4.1. 単純な並列終端 5.1.5.4.2. テブナン並列終端 5.1.5.4.3. アクティブ並列終端 5.1.5.4.4. 直列RC並列終端 5.1.5.4.5. 直列終端 5.1.5.4.6. 差動ペア終端 5.1.5.4.7. オンチップ終端
5.1.5.5. 終端デザイン例 x
5.1.5.5.1. 遅延の算出 5.1.5.5.2. 帯域幅の算出 5.1.5.5.3. 直列終端の使用 5.1.5.5.4. 並列終端の使用
5.1.5.6. 伝送経路に関連する不連続性 x
5.1.5.6.1. インダクタンスの不連続性 5.1.5.6.2. キャパシタンスの不連続性 5.1.5.6.3. ビアの不連続性 5.1.5.6.4. 伝送経路に関連する直角ベンド
5.1.6. グランドバウンス x
5.1.6.1. デザイン・ガイドライン 5.1.6.2. グランドバウンスの解析 5.1.6.3. スイッチング出力 5.1.6.4. 静音出力 5.1.6.5. リード・インダクタンスの最小化
5.1.8. インピーダンスの計算 x
5.1.8.1. マイクロストリップ・インピーダンス 5.1.8.2. ストリップライン・インピーダンス 5.1.8.3. 伝播遅延
5.1.8.3. 伝播遅延 x
5.1.8.3.1. マイクロストリップ・レイアウトの伝搬遅延 5.1.8.3.2. ストリップライン・レイアウトの伝搬遅延
5.1.9. コプレーナ導波路 x
5.1.9.1. 単純型コプレーナ導波路 5.1.9.2. 接地型コプレーナ導波路 5.1.9.3. 接地差動型コプレーナ導波路
5.4. 高速デザイン向けディスクリート・コンポーネントの選択 x
5.4.1. 抵抗とコンデンサー 5.4.2. インダクターとフェライトビーズ 5.4.3. SMAコネクター
6. メモリー・インターフェイスのガイドライン x
6.1. DDR3ボードのデザイン・ガイドライン 6.2. DDR2ボードのデザイン・ガイドライン 6.3. DDRボードのデザイン・ガイドライン 6.4. QDRIIおよびQDRII+ 6.5. RLDRAM II 6.6. 追加リソース
7. 消費電力と熱管理 x
7.1. パワー・マネジメントのガイドライン 7.2. FPGAのヒートシンクと熱管理 7.3. 追加リソース
8. ツール、モデル、およびライブラリー x
8.1. デザインツール 8.2. I/Oバッファーモデル 8.3. デバイス・ライブラリー 8.4. ネット長レポート 8.5. 熱モデル
9. リファレンス・デザインおよび開発キット x
9.1. 開発キット 9.2. テクノロジー別の開発キット
9.2. テクノロジー別の開発キット x
9.2.1. DDR3メモリー・テクノロジー 9.2.2. DDR2メモリー・テクノロジー 9.2.3. DDRメモリー・テクノロジー 9.2.4. QDR2 SRAMメモリー・テクノロジー 9.2.5. SRAMメモリー・テクノロジー 9.2.6. RLDRAM IIメモリー・テクノロジー 9.2.7. フラッシュ・メモリー・テクノロジー 9.2.8. ギガビット・トランシーバー・テクノロジー 9.2.9. PCI Expressテクノロジー 9.2.10. PCIテクノロジー 9.2.11. 10/100/1000イーサネット・テクノロジー 9.2.12. USB 2.0テクノロジー
1. 電源分配ネットワーク
2. ギガヘルツ・チャネル・デザインの考慮事項
3. PCBおよびスタックアップ・デザインの考慮事項
4. デバイスのピンマップ、チェックリスト、および接続ガイドライン
5. 一般的なボードデザインの考慮事項/ガイドライン
6. メモリー・インターフェイスのガイドライン
7. 消費電力と熱管理
8. ツール、モデル、およびライブラリー
9. リファレンス・デザインおよび開発キット
10. AN 958: ボード・デザイン・ガイドラインの文書改訂履歴

5.1.6.4. 静音出力

静音出力での容量性負荷の増加は、ローパスフィルターとして機能し、グランドバウンスを減衰させる傾向があります。静音出力に容量性負荷をかけると、グランドバウンスを最大200〜300mV減らすことができます。ただし、静音出力で容量性負荷が増加すると、容量性負荷のピンが切り替わるときに他の静音出力で見られるノイズが増加する可能性があります。

レベル 2 の表題