AN 958: ボード・デザイン・ガイドライン

ダウンロード PDF
ID 683073
日付 1/28/2022
Public
ドキュメント目次
ドキュメント目次 x
1. 電源分配ネットワーク 2. ギガヘルツ・チャネル・デザインの考慮事項 3. PCBおよびスタックアップ・デザインの考慮事項 4. デバイスのピンマップ、チェックリスト、および接続ガイドライン 5. 一般的なボードデザインの考慮事項/ガイドライン 6. メモリー・インターフェイスのガイドライン 7. 消費電力と熱管理 8. ツール、モデル、およびライブラリー 9. リファレンス・デザインおよび開発キット 10. AN 958: ボード・デザイン・ガイドラインの文書改訂履歴
1. 電源分配ネットワーク x
1.1. ターゲット・インピーダンスのデカップリング方式 1.2. 電圧レギュレーターの選択 1.3. PDNデザインツール 1.4. プレーン・キャパシタンス 1.5. 寄生インダクタンスの最小化 1.6. 追加リソース
1.1. ターゲット・インピーダンスのデカップリング方式 x
1.1.1. FDTIMデカップリングの概念 1.1.2. ZTARGET の決定 1.1.3. fTARGET の決定 1.1.4. ZTARGET を満たすためのデカップリング CAPSの選択
1.5. 寄生インダクタンスの最小化 x
1.5.1. VRM 1.5.2. デカップリング・コンデンサー (パスコン) 1.5.3. マウンティング・インダクタンス 1.5.4. スプレッディング・インダクタンス 1.5.5. プレーン間キャパシタンス 1.5.6. 結論
2. ギガヘルツ・チャネル・デザインの考慮事項 x
2.1. 材料の選択と損失 2.2. ギガビット・チャネル・デザインの配線ガイドライン 2.3. 素材のガラス繊維の織り方による悪影響の最小化 2.4. 表面実装パッドの下のプレーンのカットアウト 2.5. トランスミッターのプリエンファシスとレシーバーのイコライゼーション 2.6. 追加リソース
2.2. ギガビット・チャネル・デザインの配線ガイドライン x
2.2.1. ビアの最適化手法
2.2.1. ビアの最適化手法 x
2.2.1.1. 一般的な配線ガイドライン
3. PCBおよびスタックアップ・デザインの考慮事項 x
3.1. 材料の選択と損失 3.2. ボードの厚さとビア 3.3. PCB推奨レイアウト・フットプリント・ランド・パターン
4. デバイスのピンマップ、チェックリスト、および接続ガイドライン x
4.1. High Speed Board Design Advisor 4.2. デバイス別のピン接続の一覧表 4.3. デバイス別のピン接続ガイドライン 4.4. JTAGピンを使用したデバッグ用デザイン 4.5. ホットソケット、POR、およびパワーシーケンスのサポート 4.6. OCTの実装 4.7. 未使用のI/Oピンのガイドライン 4.8. デバイスのブレークアウトのガイドライン 4.9. 追加リソース
5. 一般的なボードデザインの考慮事項/ガイドライン x
5.1. ボードのデザインプロセスの概要 5.2. FPGAにおけるデザイン・セキュリティー機能 5.3. EMI 5.4. 高速デザイン向けディスクリート・コンポーネントの選択 5.5. Sパラメーター 5.6. スミスチャート 5.7. AC結合とDC結合 5.8. 追加リソース
5.1. ボードのデザインプロセスの概要 x
5.1.1. 材料の選択と損失 5.1.2. クロストークの最小化 5.1.3. 電力フィルタリング/分配 5.1.4. 未使用のI/Oピン 5.1.5. 信号トレースの配線 5.1.6. グランドバウンス 5.1.7. 伝送線路の理解 5.1.8. インピーダンスの計算 5.1.9. コプレーナ導波路 5.1.10. 同時スイッチング・ノイズのガイドライン
5.1.3. 電力フィルタリング/分配 x
5.1.3.1. ノイズのフィルタリング 5.1.3.2. 電力分配
5.1.5. 信号トレースの配線 x
5.1.5.1. シングルエンドのトレース配線 5.1.5.2. 差動トレース配線 5.1.5.3. スキューの最小化 5.1.5.4. 終端方法 5.1.5.5. 終端デザイン例 5.1.5.6. 伝送経路に関連する不連続性
5.1.5.4. 終端方法 x
5.1.5.4.1. 単純な並列終端 5.1.5.4.2. テブナン並列終端 5.1.5.4.3. アクティブ並列終端 5.1.5.4.4. 直列RC並列終端 5.1.5.4.5. 直列終端 5.1.5.4.6. 差動ペア終端 5.1.5.4.7. オンチップ終端
5.1.5.5. 終端デザイン例 x
5.1.5.5.1. 遅延の算出 5.1.5.5.2. 帯域幅の算出 5.1.5.5.3. 直列終端の使用 5.1.5.5.4. 並列終端の使用 Time Domain Reflectometry (TDR)
5.1.5.6. 伝送経路に関連する不連続性 x
5.1.5.6.1. インダクタンスの不連続性 5.1.5.6.2. キャパシタンスの不連続性 5.1.5.6.3. ビアの不連続性 5.1.5.6.4. 伝送経路に関連する直角ベンド
5.1.6. グランドバウンス x
5.1.6.1. デザイン・ガイドライン 5.1.6.2. グランドバウンスの解析 5.1.6.3. スイッチング出力 5.1.6.4. 静音出力 5.1.6.5. リード・インダクタンスの最小化
5.1.8. インピーダンスの計算 x
5.1.8.1. マイクロストリップ・インピーダンス 5.1.8.2. ストリップライン・インピーダンス 5.1.8.3. 伝播遅延
5.1.8.3. 伝播遅延 x
5.1.8.3.1. マイクロストリップ・レイアウトの伝搬遅延 5.1.8.3.2. ストリップライン・レイアウトの伝搬遅延
5.1.9. コプレーナ導波路 x
5.1.9.1. 単純型コプレーナ導波路 5.1.9.2. 接地型コプレーナ導波路 5.1.9.3. 接地差動型コプレーナ導波路
5.4. 高速デザイン向けディスクリート・コンポーネントの選択 x
5.4.1. 抵抗とコンデンサー 5.4.2. インダクターとフェライトビーズ 5.4.3. SMAコネクター
6. メモリー・インターフェイスのガイドライン x
6.1. DDR3ボードのデザイン・ガイドライン 6.2. DDR2ボードのデザイン・ガイドライン 6.3. DDRボードのデザイン・ガイドライン 6.4. QDRIIおよびQDRII+ 6.5. RLDRAM II 6.6. 追加リソース
7. 消費電力と熱管理 x
7.1. パワー・マネジメントのガイドライン 7.2. FPGAのヒートシンクと熱管理 7.3. 追加リソース
8. ツール、モデル、およびライブラリー x
8.1. デザインツール 8.2. I/Oバッファーモデル 8.3. デバイス・ライブラリー 8.4. ネット長レポート 8.5. 熱モデル
9. リファレンス・デザインおよび開発キット x
9.1. 開発キット 9.2. テクノロジー別の開発キット
9.2. テクノロジー別の開発キット x
9.2.1. DDR3メモリー・テクノロジー 9.2.2. DDR2メモリー・テクノロジー 9.2.3. DDRメモリー・テクノロジー 9.2.4. QDR2 SRAMメモリー・テクノロジー 9.2.5. SRAMメモリー・テクノロジー 9.2.6. RLDRAM IIメモリー・テクノロジー 9.2.7. フラッシュ・メモリー・テクノロジー 9.2.8. ギガビット・トランシーバー・テクノロジー 9.2.9. PCI Expressテクノロジー 9.2.10. PCIテクノロジー 9.2.11. 10/100/1000イーサネット・テクノロジー 9.2.12. USB 2.0テクノロジー
1. 電源分配ネットワーク
2. ギガヘルツ・チャネル・デザインの考慮事項
3. PCBおよびスタックアップ・デザインの考慮事項
4. デバイスのピンマップ、チェックリスト、および接続ガイドライン
5. 一般的なボードデザインの考慮事項/ガイドライン
6. メモリー・インターフェイスのガイドライン
7. 消費電力と熱管理
8. ツール、モデル、およびライブラリー
9. リファレンス・デザインおよび開発キット
10. AN 958: ボード・デザイン・ガイドラインの文書改訂履歴

5.1.5.5.4. 並列終端の使用

並列終端は、伝送線路の両方または一方の端のみに配置できます。終端の位置は、ソースまたはデスティネーションのできるだけ近くにする必要があります。終端から伝送線路の端までの伝送線路は、信号に対する容量性負荷として現れます。終端は、集積回路 (IC) の近くに配置できない場合は、ピンの後に配置します (フライバイ・コンフィグレーション)。
  • 300psの立ち上がり時間信号
  • ソースとデスティネーションの間の長さ2インチの伝送パス
  • 遅延 = 85√εr ps/インチ
  • 遅延 = 85√(0.457εr　+　0.67) ps/インチ
  • V = VFINAL(1–e–t/RC)
  • 0.1VFINAL = VFINAL (1–e–t1/RC)
  • 0.9 = e–t1/RC
  • 9 = e(t2–t1)/RC
  • ln 9 = (t2–t1)/RC
  • 2.197 = (t2–t1)/RC
  • t2–t1 = 信号の立ち上がり時間 (Tr) およびRC = 時間定数 = r
  • 周波数 = 1/2πr
  • r = RC = 1/2πf
  • 2.197 = 2πf Tr
  • f = 0.35/Tr
  • 帯域幅 = 0.35/Tr
  • 帯域幅 = 0.35/300ps = 1.16GHz
  • 速度 =周波数 x 波長
  • 5.5ギガインチ/秒 = 1.16GHz x 波長
  • 波長 = 4.74インチ
  • 波長/10 = 0.474インチ
  • 反射係数 = (ZLOAD –Z0)/(ZLOAD + Z0)

Time Domain Reflectometry (TDR)

Time Domain Reflectometry (TDR) は、伝送経路における不連続性を観察する方法です。TDRは、伝送媒体を介してパルスを送信します。反射が発生するのは、エネルギーのパルスが伝送経路の端または伝送パス内の不連続点のいずれかに到達したときです。この反射から、設計者は不連続点のサイズと位置を特定することができます。このセクションでは、TDRについて説明します。

図 45 では、PCBに接続されていないケーブルのTDR電圧のプロットを示しています。中央の線は、長さ1メートルの50Ω ケーブルです。ポイントAで、パルスが開始し (Z0 = 50Ω)、ケーブルを介して伝送され、伝送線路の端 (ポイントB) で停止します。伝送線路の端が開いているため、インピーダンスは無限大、ZLOAD = α となります。したがって、負荷における反射係数は次の式で求められます。

信号全体が反射されます。ポイントBでは、信号の振幅が2倍になります。図 45 を参照してください。

図 45. ケーブルがPCBに接続されていない状態でのTDR電圧プロット

同じ長さのケーブルをSMAコネクターを介してPCBに接続すると、プロットが変化します (図 46 参照)。SMAコネクターは、誘導性よりも容量性の性質が強いため、容量性負荷として現れ、TDRプロットでは一時的低下として示されます。

図 46. ケーブルがPCBに接続された状態でのTDR電圧プロット

図 47 は、SMAコネクター曲線の拡大図です。TDR解析のために送信されたパルスの立ち上がり時間が非常に短いため (約20ps)、TDR電圧プロットは、伝送経路上のすべての不連続点を示しています。

SMAは伝送経路上のキャパシタンスの不連続性です。そのため、信号は電圧プロットで一時的に低下します。理想的な伝送線路のインピーダンスは、次の式で定義されます。

したがって、キャパシタンスが増加すると、インピーダンスが低下します。インダクタンスの不連続性である場合、インピーダンスが増加し、TDRプロットには一時的な増加として現れます。キャパシタンスとインダクタンスは、TDRプロットの曲線から計算できます。図 47 のように、プロットに一時的低下が表示されている場合は、キャパシタンスを計算します。

図 47. PCB上のSMAコネクター周辺部のTDR電圧プロット

TDRプロットの一時的低下を等価回路で表すと、図 48 に示すように、グランドに接続したコンデンサーになります。

図 48. キャパシタンスの不連続性のある伝送線路の等価回路

このタイプの回路のRC式は次のとおりです。

2つの伝送線路の動作は、互いに並列であるかのようになります。

電圧の変化 (ΔV) と立ち上がり時間 (Tr) は、曲線から求められます。次に、式に値を入力します (例: Z0 = 50Ω)。

この式からRC時間定数を求めます。また、曲線からRC時間定数の近似値を求めることもできます。立ち上がりの0から63パーセントはRCです。RCがわかったら、そのRCからキャパシタンス (信号で示される不連続性) を求めます。

不連続性がより誘導的な性質を持っていと見なされる (つまり、曲線が上昇している) 場合、信号は図 49 のような回路になります。伝送線路は分割されて、その間にインダクタンスの不連続性があります。

図 49. インダクタンスの不連続性のある伝送線路の等価回路

次の2つの式を使用して、インダクタンスの不連続性 (L) を求めます。

インダクタンス値を求めるには、(Z0 = 50Ω) の式を使用します。

図 50 は、PCB伝送パスの断面を示したもので、多くの不連続性が見られます。

図 50. PCBの断面のTDR電圧プロットの例

TDRプロットが図 51 のようになっている場合、SMAコネクターによって生じるキャパシタンスの不連続性を計算する際は、電圧の一時的低下を考慮します。

図 51. PCB部に対するTDRプロット

次の式のTrとVは、図 52 で示す曲線から求めます。

図 52. SMAのTDRプロット

この例では、

次の式より:

このセクションの例を使って、シミュレーターでの不連続性のモデル化ができます。ただし、TDRを使用して不連続性の寄生を抽出するのではなく、2Dおよび3Dフィールドソルバーでの不連続性のモデル化を行います。

反射係数 = (ZLOAD – Z0)/(ZLOAD + Z0)

この場合の反射係数 = (α– 50)/(α + 50) = 1

Z0 = √(L/C)

R = Z0/2

RC = Z0C/2

(ΔV/250mV) = 1 - (Tr /2RC)

R = 2Z0

L/R = L/2Z0

(ΔV/250mV) = 1 - (Tr x Z0 /L)

(ΔV/250mV) = 1 - (Tr /2RC)

RC = (Tr x 250mV)/2 (250mV - ΔV) = 29.9ps

RC = Z0C/2

Z0 = 50Ω の場合、C = 1.196pF

レベル 2 の表題