Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

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ID 683112
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ x
1.1. Intel Agilex® 7デバイスのピンのステータス 1.2. Intel Agilex® 7 FPGAコアピン 1.3. Intel Agilex® 7 Eタイルピン 1.4. Intel Agilex® 7 Pタイルピン 1.5. Intel Agilex® 7 Fタイルピン 1.6. Intel Agilex® 7 Rタイルピン 1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン 1.8. Intel Agilex® 7の電源共有ガイドライン 1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項 1.10. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズの改訂履歴
1.2. Intel Agilex® 7 FPGAコアピン x
1.2.1. クロックピンおよびPLLピン 1.2.2. 専用コンフィグレーション/JTAGピン 1.2.3. オプション/兼用コンフィグレーション・ピン 1.2.4. 差動I/Oピン 1.2.5. 外部メモリー・インターフェイス・ピン 1.2.6. 電圧センサーピンおよび電圧リファレンス・ピン 1.2.7. リモート温度検出ダイオードピン 1.2.8. リファレンス・ピン 1.2.9. 非接続ピンおよび使用禁止 (DNU) ピン 1.2.10. 電源供給ピン 1.2.11. セキュア・デバイス・マネージャー (SDM) ピン 1.2.12. セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン
1.3. Intel Agilex® 7 Eタイルピン x
1.3.1. Eタイル電源供給ピン 1.3.2. Eタイル・トランシーバー・ピン
1.4. Intel Agilex® 7 Pタイルピン x
1.4.1. Pタイル電源供給ピン 1.4.2. Pタイル・トランシーバー・ピン
1.5. Intel Agilex® 7 Fタイルピン x
1.5.1. Fタイル電源供給ピン 1.5.2. Fタイル・トランシーバー・ピン
1.6. Intel Agilex® 7 Rタイルピン x
1.6.1. Rタイル電源供給ピン 1.6.2. Intel Agilex® 7 Rタイル・トランシーバー・ピン
1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン x
1.7.1. HPS電源ピン 1.7.2. HPSオシレーター・クロック入力ピン 1.7.3. HPS JTAGピン 1.7.4. HPS GPIOピン 1.7.5. HPS SDMMCピン 1.7.6. HPS NANDピン 1.7.7. HPS USBピン 1.7.8. HPS EMACピン 1.7.9. HPS I2C_EMACおよびMDIOピン 1.7.10. HPS I2Cピン 1.7.11. HPS SPIピン 1.7.12. HPS UARTピン 1.7.13. HPSトレースピン
1.8. Intel Agilex® 7の電源共有ガイドライン x
1.8.1. 例1: Intel Agilex® 7デバイス (PタイルおよびEタイル) 1.8.2. 例2: Intel Agilex® 7デバイス (FタイルおよびRタイル)
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

1.2.4. 差動I/Oピン

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることをお勧めします。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
表 5.  差動I/Oピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン

DIFF_RX[2][A,B,C,D,E,F][1:24][p,n]

DIFF_RX[3][A,B,C,D,E,F][1:24][p,n]

I/O、RXチャネル

これらは、GPIOバンクのSERDESレシーバーチャネルです。これらのピンは、SERDES実装で使用していない場合は、ユーザーI/Oピンとして使用できます。

サポートされているI/O規格:

  • 1.5V I/O規格 (真の差動I/Oの場合)
  • 1.2V I/O規格 (シングルエンド電圧リファレンスI/Oおよび非電圧リファレンスI/Oの場合)
  • 1.2V I/O規格 (差動電圧リファレンスI/Oの場合)

これらのピンでは、プログラム可能なプルアップ抵抗をサポートしています。詳細については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。

DIFF_TX[2][A,B,C,D,E,F][1:24][p,n]

DIFF_TX[3][A,B,C,D,E,F][1:24][p,n]

I/O、TXチャネル

これらは、GPIOバンクのSERDESトランスミッター・チャネルです。これらのピンは、SERDES実装で使用していない場合は、ユーザーI/Oピンとして使用できます。

サポートされているI/O規格:

  • 1.5V I/O規格 (真の差動I/Oの場合)
  • 1.2V I/O規格 (シングルエンド電圧リファレンスI/Oおよび非電圧リファレンスI/Oの場合)
  • 1.2V I/O規格 (差動電圧リファレンスI/Oの場合)

これらのピンでは、プログラム可能なプルアップ抵抗をサポートしています。詳細については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
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