1.5.2. Fタイル・トランシーバー・ピン

Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

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ID 683112

日付 6/26/2023

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1.5.2. Fタイル・トランシーバー・ピン

注: インテル® では、インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力して、デザインをコンパイルすることをお勧めします。インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。このルールは、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、およびこのドキュメントまたはデバイス・ハンドブックに記載されていないその他の要因によって異なります。

表 19. Fタイル・トランシーバー・ピン
ピン名	ピンの機能	ピンの説明	接続ガイドライン
`RCOMP_P_FHT_GXF`	入力	FタイルFHT用の外部バイアス抵抗です。	各RCOMP_P_FHT_GXFピンを1.5KΩ抵抗 (0.1%) でRCOMP_N_FHT_GXFピンに接続します。 PCBレイアウトでは、このピンから抵抗までのトレースは、アグレッサー信号を避けて配線する必要があります。このタイルを使用しない場合は、RCOMP_P_FHT_GXFピンとRCOMP_N_FHT_GXFピンの間に1.5KΩ 抵抗を接続してください。
`RCOMP_N_FHT_GXF`	入力	FタイルFHT用の外部バイアス抵抗です。
`RCOMP_P_Q2_CH1_FGT_GXF`	入力	FタイルFGT用の外部バイアス抵抗です。	各RCOMP_P_Q2_CH1_FGT_GXFピンを499Ω抵抗 (0.1%) でRCOMP_N_Q2_CH1_FGT_GXFピンに接続します。 PCBレイアウトでは、このピンから抵抗までのトレースは、アグレッサー信号を避けて配線する必要があります。このタイルを使用しない場合は、RCOMP_P_Q2_CH1_FGT_GXFピンとRCOMP_N_Q2_CH1_FGT_GXFピンの間に1.5KΩ抵抗を接続してください。
`RCOMP_N_Q2_CH1_FGT_GXF`	入力	FタイルFGT用の外部バイアス抵抗です。
`REFCLK_FHT[L,R]_CH[0,1]P`	入力	FタイルのFHTリファレンス・クロック入力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	ACまたはDC結合です。クロックドライバーは、DCカップリングの場合の入力要件と互換性がある必要があります。このピンを使用しない場合は、GNDに接続します。
`REFCLK_FHT[L,R]_CH[0,1]N`	入力
`REFCLK_FGT[L,R]_Q[0,1,2,3]_RX_CH[0,1,2,3,4,5,6,7]P`	入力	FタイルのFGTリファレンス・クロック入力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	ACまたはDC結合です。クロックドライバーは、DCカップリングの場合の入力要件と互換性がある必要があります。このピンを使用しない場合は、GNDに接続します。
`REFCLK_FGT[L,R]_Q[0,1,2,3]_RX_CH[0,1,2,3,4,5,6,7]N`	入力
`REFCLK_FGT[L,R]_Q[2,3]_CH[8,9]P`	入力/出力	FタイルのFGTリファレンス・クロック入力ピン、またはリカバリークロック出力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	ACまたはDC結合です。クロックドライバーは、DCカップリングの場合の入力要件と互換性がある必要があります。このタイルを使用しない場合は、GNDに接続するか、フローティングのままにしてください。タイルを使用し、ピンを使用しない場合は、GNDに接続します。
`REFCLK_FGT[L,R]_Q[2,3]_CH[8,9]N`	入力/出力
`FHT[L,R]_RX_CH[0,1,2,3]P`	入力	FタイルのFHTトランシーバー入力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	AC結合またはDC結合です。このピンを使用しない場合は、GNDに接続します。
`FHT[L,R]_RX_CH[0,1,2,3]N`	入力		AC結合またはDC結合です。このピンを使用しない場合は、GNDに接続します。
`FHT[L,R]_TX_CH[0,1,2,3]P`	出力	FタイルのFHTトランシーバー出力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	未使用のピンはフローティングのままにします。
`FHT[L,R]_TX_CH[0,1,2,3]N`	出力		未使用のピンはフローティングのままにします。
`FGT[L,R]_RX_Q[0,1,2,3]_CH[0,1,2,3]P`	入力	FタイルのFGTトランシーバー入力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	AC結合またはDC結合です。このピンを使用しない場合は、GNDに接続します。 Fタイル PCI Express* ハードIPは、x4からのリンク・ダウントレーニングを介してx2またはx1リンク幅コンフィグレーションをサポートします。これら2つのケースでは、未使用の上部レーンをPCB上で未接続のままにし、GNDに接続しないでください。
`FGT[L,R]_RX_Q[0,1,2,3]_CH[0,1,2,3]N`	入力
`FGT[L,R]_TX_Q[0,1,2,3]_CH[0,1,2,3]P`	出力	FタイルのFGTトランシーバー出力ピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。	未使用のピンはフローティングのままにします。
`FGT[L,R]_TX_Q[0,1,2,3]_CH[0,1,2,3]N`	出力		未使用のピンはフローティングのままにします。
`I_PIN_PERST_N_GXF`	入力	1 つのPCIeケースのFタイルの外部リセットです。	PCIeのケースの1.8V LVCMOSリセット入力です。 PCIe* アダプターカードの実装では、この信号を PCIe* エッジコネクターから各Fタイル PCIe* リセット入力ピンに接続します。レベル・トランスレーターを使用してファンアウトし、 PCIe* コネクターからの3.3Vオープンドレイン `nPERST` 信号を変更して、ボードで使用する各Fタイル・トランシーバーの1.8V入力にします。この入力ピンには、1.8Vのプルアップ抵抗を供給してください。これは、 PCIe* コネクターからの `nPERST` 信号はオープンドレイン信号であるためです。アダプターカードの3.3V PCIe* `nPERST` 信号をプルアップしてください。 Fタイルを使用していない場合や、Fタイルは使用していて PCI Express* は使用していない場合は、GNDに接続します。分岐モードにおいて、1つのリセットピンで複数の PCIe* IPを制御する場合、すべてのIPリファレンス・クロックが安定した後、この信号がHighにデアサートされるようにします。
`ENB_GXF_FHT`	入力	FタイルでのFHTサポートをイネーブルまたはディスエーブルします。	FHTチャネルを使用する場合は、VCCCLK_GXFに接続します。FHTチャネルを使用しない場合は、GNDに接続します。
`APROBE_GXF_FGT[12A]_Q[0,2,3]_CH3`	-	-	これらのピンはフローティングのままにします。
`APROBE2_GXF_FGT[12A]_Q3_CH3`	-	-	これらのピンはフローティングのままにします。
`APROBE1_GXF_FHT[12A]`	-	-	これらのピンはフローティングのままにします。
`APROBE2_GXF_FHT[12A]`	-	-	これらのピンはフローティングのままにします。

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