インテルのみ表示可能 — GUID: kej1553672606091
Ixiasoft
1.1. Intel Agilex® 7デバイスのピンのステータス
1.2. Intel Agilex® 7 FPGAコアピン
1.3. Intel Agilex® 7 Eタイルピン
1.4. Intel Agilex® 7 Pタイルピン
1.5. Intel Agilex® 7 Fタイルピン
1.6. Intel Agilex® 7 Rタイルピン
1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン
1.8. Intel Agilex® 7の電源共有ガイドライン
1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項
1.10. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズの改訂履歴
1.2.1. クロックピンおよびPLLピン
1.2.2. 専用コンフィグレーション/JTAGピン
1.2.3. オプション/兼用コンフィグレーション・ピン
1.2.4. 差動I/Oピン
1.2.5. 外部メモリー・インターフェイス・ピン
1.2.6. 電圧センサーピンおよび電圧リファレンス・ピン
1.2.7. リモート温度検出ダイオードピン
1.2.8. リファレンス・ピン
1.2.9. 非接続ピンおよび使用禁止 (DNU) ピン
1.2.10. 電源供給ピン
1.2.11. セキュア・デバイス・マネージャー (SDM) ピン
1.2.12. セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン
インテルのみ表示可能 — GUID: kej1553672606091
Ixiasoft
1.2.8. リファレンス・ピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることをお勧めします。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
---|---|---|---|
RZQ_[T,B]_2[A,B,C,D,E,F] RZQ_[T,B]_3[A,B,C,D,E,F] |
I/O、双方向 | I/Oバンクのリファレンス・ピンです。RZQピンでは、それらが配置されているI/Oバンクと同じVCCIO_PIOを共有します。 外部の高精度抵抗をバンク内の指定ピンに接続します。このピンは、不要な場合は通常のI/Oピンになります。 このピンでは、1.2V I/O規格をサポートします。 これらのピンでは、プログラム可能なプルアップ抵抗をサポートしています。詳細については、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。 サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。 |
OCTを使用する場合は、これらのピンを240Ωの抵抗を介してGNDに接続します。 これらのピンは、外部高精度抵抗の専用入力、またはI/Oピンとして使用しない場合は、未接続のままにします。 |