Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

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ID 683112
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ x
1.1. Intel Agilex® 7デバイスのピンのステータス 1.2. Intel Agilex® 7 FPGAコアピン 1.3. Intel Agilex® 7 Eタイルピン 1.4. Intel Agilex® 7 Pタイルピン 1.5. Intel Agilex® 7 Fタイルピン 1.6. Intel Agilex® 7 Rタイルピン 1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン 1.8. Intel Agilex® 7の電源共有ガイドライン 1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項 1.10. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズの改訂履歴
1.2. Intel Agilex® 7 FPGAコアピン x
1.2.1. クロックピンおよびPLLピン 1.2.2. 専用コンフィグレーション/JTAGピン 1.2.3. オプション/兼用コンフィグレーション・ピン 1.2.4. 差動I/Oピン 1.2.5. 外部メモリー・インターフェイス・ピン 1.2.6. 電圧センサーピンおよび電圧リファレンス・ピン 1.2.7. リモート温度検出ダイオードピン 1.2.8. リファレンス・ピン 1.2.9. 非接続ピンおよび使用禁止 (DNU) ピン 1.2.10. 電源供給ピン 1.2.11. セキュア・デバイス・マネージャー (SDM) ピン 1.2.12. セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン
1.3. Intel Agilex® 7 Eタイルピン x
1.3.1. Eタイル電源供給ピン 1.3.2. Eタイル・トランシーバー・ピン
1.4. Intel Agilex® 7 Pタイルピン x
1.4.1. Pタイル電源供給ピン 1.4.2. Pタイル・トランシーバー・ピン
1.5. Intel Agilex® 7 Fタイルピン x
1.5.1. Fタイル電源供給ピン 1.5.2. Fタイル・トランシーバー・ピン
1.6. Intel Agilex® 7 Rタイルピン x
1.6.1. Rタイル電源供給ピン 1.6.2. Intel Agilex® 7 Rタイル・トランシーバー・ピン
1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン x
1.7.1. HPS電源ピン 1.7.2. HPSオシレーター・クロック入力ピン 1.7.3. HPS JTAGピン 1.7.4. HPS GPIOピン 1.7.5. HPS SDMMCピン 1.7.6. HPS NANDピン 1.7.7. HPS USBピン 1.7.8. HPS EMACピン 1.7.9. HPS I2C_EMACおよびMDIOピン 1.7.10. HPS I2Cピン 1.7.11. HPS SPIピン 1.7.12. HPS UARTピン 1.7.13. HPSトレースピン
1.8. Intel Agilex® 7の電源共有ガイドライン x
1.8.1. 例1: Intel Agilex® 7デバイス (PタイルおよびEタイル) 1.8.2. 例2: Intel Agilex® 7デバイス (FタイルおよびRタイル)
1. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズ

1.3.2. Eタイル・トランシーバー・ピン

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることをお勧めします。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。このルールは、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、およびこのドキュメントまたはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
表 15.  Eタイル・トランシーバー・ピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン

GXE[R9A]_RX_CH[0:23][p,n]

入力

レシーバー回路への高速差動シリアル入力です。デバイスの右側 (R) のEタイル・トランシーバーに固有です。

NRZおよびPAM4変調の両方をサポートします。サポートされているデータレートについては、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

オフチップAC結合コンデンサーは、RX入力同相モードがVCCRT_GXEとGNDの間にあり、RX入力振幅差が1200mVp-p未満であれば不要です。EタイルSerDesへの絶対最大入力は、VCCRT_GXE + 300mVです。これは、ESDダイオードの順方向バイアスを防ぐためです。

外部AC結合コンデンサーを使用する場合、RX終端はVCCH_GXE電源に接続します。外部ACカップリングの詳細については、Eタイル・トランシーバーPHYユーザーガイドを参照してください。

未使用のピンはフローティングのままにします。
GXE[R9A]_TX_CH[0:23][p,n] 出力

トランスミッター回路からの高速差動シリアル出力です。デバイスの右側 (R) のEタイル・トランシーバーに固有です。

NRZおよびPAM4変調の両方をサポートします。サポートされているデータレートについては、 Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series を参照してください。

未使用のピンはフローティングのままにします。
REFCLK_GXE[R9A]_CH[0:8][p,n] 入力

高速差動リファレンス・クロックは、デバイスの右側 (R) のEタイル・トランシーバーに接続します。

REFCLK_GXEは、RXとTXの両方に個別に供給できます。

REFCLK_GXEは、コアクロック生成専用のクロック入力ピンとして使用できます。これには、トランシーバー・チャネル (ネイティブPHY IPコア) のコンフィグレーションをPLLモードで行います。

サポートされているI/O規格:

  • LVPECL

デフォルトの内部REFCLK入力は、50Ω終端の2.5V LVPECLです。内部終端は、 インテル® Quartus® Prime開発ソフトウェアでイネーブルする必要があります。

オプションの外部終端は2.5V LVPECLまたは3.3V LVPECLです。外部終端の詳細については、Eタイル・トランシーバーPHYユーザーガイドのリファレンス・クロック・ピンの項を参照してください。

未使用の各REFCLKピンを1kΩの抵抗を介してGNDに接続します。

REFCLKのダイナミック・リコンフィグレーションを計画している場合は、REFCLK[1] は、常にオンボードで結合させ、クロックソースに接続してください。使用方法の詳細については、Eタイル・トランシーバーPHYユーザーガイドの特殊なケースでのダイナミック・リコンフィグレーション・フローの項を参照してください。

未使用のトランシーバー・チャネルを保持するには、ユースケースに基づいてボード上に追加のREFCLK_GXEを結合することが必要になる場合があります。詳細については、Eタイル・トランシーバーPHYユーザーガイドの未使用のトランシーバー・チャネルの項を参照してください。

適切なPLLキャリブレーションと正常なコンフィグレーションを行うためには、入力リファレンス・クロックは、FPGAのパワーアップ時に安定した状態かつフリーランニングである必要があります。
IO_AUX_RREF[20] 入力

AIB補助チャネル用の高精度リファレンス抵抗です。

 GNDへの2kΩ抵抗 (± 1％) に接続します。
レベル 2 の表題