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1.1. Intel Agilex® 7デバイスのピンのステータス
1.2. Intel Agilex® 7 FPGAコアピン
1.3. Intel Agilex® 7 Eタイルピン
1.4. Intel Agilex® 7 Pタイルピン
1.5. Intel Agilex® 7 Fタイルピン
1.6. Intel Agilex® 7 Rタイルピン
1.7. Intel Agilex® 7ハード・プロセッサー・システム (HPS) ピン
1.8. Intel Agilex® 7の電源共有ガイドライン
1.9. Intel Agilex® 7デバイスファミリーのピン接続ガイドラインの注意事項
1.10. Intel Agilex® 7デバイスファミリーのピン接続ガイドライン: FシリーズおよびIシリーズの改訂履歴
1.2.1. クロックピンおよびPLLピン
1.2.2. 専用コンフィグレーション/JTAGピン
1.2.3. オプション/兼用コンフィグレーション・ピン
1.2.4. 差動I/Oピン
1.2.5. 外部メモリー・インターフェイス・ピン
1.2.6. 電圧センサーピンおよび電圧リファレンス・ピン
1.2.7. リモート温度検出ダイオードピン
1.2.8. リファレンス・ピン
1.2.9. 非接続ピンおよび使用禁止 (DNU) ピン
1.2.10. 電源供給ピン
1.2.11. セキュア・デバイス・マネージャー (SDM) ピン
1.2.12. セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン
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1.2.5. 外部メモリー・インターフェイス・ピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることをお勧めします。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイスの集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
---|---|---|---|
DQS[0:63] | I/O、双方向 | オプションのデータストローブ信号です。これは、外部メモリー・インターフェイス用に使用します。これらのピンでは、専用のDQS位相シフト回路を駆動します。 サポートされているI/O規格:
|
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
DQSn[0:63] | I/O、双方向 | オプションの補完データストローブ信号です。これは、外部メモリー・インターフェイス用に使用します。これらのピンでは、専用DQS位相シフト回路を駆動します。 サポートされているI/O規格:
|
未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
DQ[0:63] | I/O、双方向 | オプションのデータ信号です。これは、外部メモリー・インターフェイス用に使用します。指定DQバス内のDQビットの順序は重要ではありません。ただし、異なるDQバス幅を持つ別のメモリー・インターフェイスへの移行を計画している場合は、ピン割り当ての再評価が必要です。DQピンの解析をデバイスのピンアウトファイル内のすべての関連DQSカラムで行います。 サポートされているI/O規格:
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未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |