インテル® Quartus® Primeプロ・エディション ユーザーガイド: PCBデザインツール

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ID 683768
日付 11/04/2020
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ドキュメント目次
ドキュメント目次 x
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 3. Mentor Graphics* PCBデザインツールのサポート 4. Cadenceボード・デザイン・ツールのサポート 5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 1.2. I/Oモデルの選択: IBISとHSPICE 1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー 1.4. IBISモデルを使用したシミュレーション 1.5. HSPICEモデルを使用したシミュレーション 1.6. サードパーティー・ツールを使用したシグナル・インテグリティーの解析の改訂履歴
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1.1. HSPICEモデルおよびIBISモデルを使用したシグナル・インテグリティーのシミュレーション
1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー x
1.3.1. I/O割り当ておよびボードトレース・モデル割り当ての作成 1.3.2. 出力ファイルの生成 1.3.3. 出力ファイルのカスタマイズ 1.3.4. サードパーティー・ツールでのシミュレーションのセットアップと実行 1.3.5. シミュレーション結果の解釈
1.4. IBISモデルを使用したシミュレーション x
1.4.1. IBISモデルの要素 1.4.2. 正確なIBISモデルの作成 1.4.3. Mentor Graphics* HyperLynx*ソフトウェアを使用したデザインのシミュレーション 1.4.4. インテルIBISモデルを使用するためのLineSimのコンフィグレーション 1.4.5. LineSimシミュレーションへのインテルIBISモデルの統合 1.4.6. LineSimシミュレーションの実行と解釈
1.4.2. 正確なIBISモデルの作成 x
1.4.2.1. IBISモデルのダウンロード 1.4.2.2. IBIS Writerを使用したカスタムのIBISモデルの生成
1.5. HSPICEモデルを使用したシミュレーション x
1.5.1. サポートされているデバイスとシグナリング 1.5.2. HSPICEシミュレーション・キットへのアクセス 1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 1.5.4. HSPICE Writerツールのフロー 1.5.5. HSPICEシミュレーションの実行 1.5.6. 出力シミュレーションの結果の解釈 1.5.7. 入力シミュレーションの結果の解釈 1.5.8. 表形式のシミュレーション結果の表示および解釈 1.5.9. グラフ形式のシミュレーション結果の表示 1.5.10. HSPICEシミュレーションに基づいたデザインの調整 1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 1.5.13. 高度なトピック
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 x
1.5.3.1. ダブルカウント問題の定義 1.5.3.2. ダブルカウント問題への解決策
1.5.4. HSPICE Writerツールのフロー x
1.5.4.1. I/O割り当ての適用 1.5.4.2. HSPICE Writerのイネーブル 1.5.4.3. 割り当てを使用したHSPICE Writerのイネーブル 1.5.4.4. HSPICEファイルの命名規則 1.5.4.5. HSPICE Writerの起動 1.5.4.6. コマンドラインからのHSPICE Writerの起動 1.5.4.7. 自動生成されたHSPICEデッキのカスタマイズ
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 x
1.5.11.1. Header Comment 1.5.11.2. Simulation Conditions 1.5.11.3. Simulation Options 1.5.11.4. Constant Definition 1.5.11.5. Buffer Netlist 1.5.11.6. Drive Strength 1.5.11.7. I/O Buffer Instantiation 1.5.11.8. Board Trace and Termination 1.5.11.9. Stimulus Model 1.5.11.10. Simulation Analysis
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 x
1.5.12.1. Header Comment Header Commentブロック 1.5.12.2. Simulation Conditions 1.5.12.3. Simulation Options 1.5.12.4. Constant Definition 1.5.12.5. I/O Buffer Netlist 1.5.12.6. Drive Strength 1.5.12.7. スルーレートと遅延チェーン 1.5.12.8. I/O Buffer Instantiation 1.5.12.9. Board and Trace Termination (ボードおよびトレース終端) 1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路) 1.5.12.11. Simulation Analysis
1.5.13. 高度なトピック x
1.5.13.1. PVTシミュレーション 1.5.13.2. ホールドタイム解析 1.5.13.3. I/O電圧のばらつき 1.5.13.4. 相関レポート
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 x
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 2.2. Fitterレポートのデバイスピンアウト情報の確認 2.3. コンパイルエラーと警告メッセージの確認 2.4. インテル® Quartus® Prime開発ソフトウェアの追加機能の使用 2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 2.6. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認の改訂履歴
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 x
2.1.1. Device and Pins Optionsダイアログボックスの設定
2.1.1. Device and Pins Optionsダイアログボックスの設定 x
2.1.1.1. コンフィグレーション設定 2.1.1.2. 未使用ピンの設定 2.1.1.3. 兼用ピンの設定 2.1.1.4. 電圧の設定 2.1.1.5. エラー検出CRCの設定
2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 x
2.5.1. Pin Planner
3. Mentor Graphics* PCBデザインツールのサポート x
3.1. DxDesignerとの統合 3.2. Mentor Graphics* PCBデザインツールのサポートの改訂履歴
3.1. DxDesignerとの統合 x
3.1.1. DxDesignerプロジェクトの設定 3.1.2. DxDesignerでの回路図シンボルの作成
4. Cadenceボード・デザイン・ツールのサポート x
4.1. Cadence PCBデザインツールのサポート 4.2. 製品の比較情報 4.3. FPGA-PCB間のデザインフロー 4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ 4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 4.7. Cadenceボード・デザイン・ツールのサポートの改訂履歴
4.3. FPGA-PCB間のデザインフロー x
4.3.1. インテルFPGAデザインの統合
4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ x
4.4.1. .pinファイルの生成
4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 x
4.5.1. シンボルの作成 4.5.2. Cadence Allegro Design Entry HDLソフトウェアを使用したシンボルのインスタンス化
4.5.1. シンボルの作成 x
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール x
4.5.1.1.1. デザインフローにおけるCadence Allegro PCB Librarian Part Developerツール 4.5.1.1.2. Import and Exportウィザード 4.5.1.1.3. シンボルの編集と分割 4.5.1.1.4. FPGAシンボルの更新
4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 x
4.6.1. Cadence Allegro Design Entry CISプロジェクトの作成 4.6.2. パートの生成 4.6.3. 回路図シンボルの生成 4.6.4. パートの分割 4.6.5. Design Entry CISスケマティックでのシンボルのインスタンス化 4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー
4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー x
4.6.6.1. Cadence Allegro Design Entry CISプロジェクトでのインテル提供のライブラリーの使用
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認
3. Mentor Graphics* PCBデザインツールのサポート
4. Cadenceボード・デザイン・ツールのサポート
5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.5.12.1. Header Comment

出力シミュレーションSPICEデッキの最初のブロックが、Header Commentです。このブロックの目的は、シミュレーション・ファイルが インテル® Quartus® Prime開発ソフトウェアによって自動的にどのようにコンフィグレーションされたのかを判読できるようにすることです。

このブロックは、2つの主要なコンポーネントから構成されています。

  • 最初のコンポーネントは、デバイスやスピードグレードなどのI/Oコンフィグレーションに関連する情報をまとめたものです。
  • 2つ目のコンポーネントは、 インテル® Quartus® Prime開発ソフトウェアがtCO遅延数を生成する際に想定する正確なテスト条件を指定します。この情報は、シミュレーション・ファイルに含まれるダブルカウント補正回路の一部として使用されます。

SPICEデッキは、低速のプロセスコーナー遅延を計算するよう事前にコンフィグレーションされていますが、高速プロセスコーナーのシミュレートにも使用できます。高速コーナーの条件は、notesセクションのヘッダーに表示されます。

Header Comment最後のセクションには、SPICEデッキを使用する際に考慮する必要のある警告メッセージが記載されています。

Header Commentブロック

* Intel Quartus Prime HSPICE Writer I/O Simulation Deck
*
* This spice simulation deck was automatically generated by
* Intel Quartus Prime for the following IO settings:
*
*  Device:       EP2S60F1020C3
*  Speed Grade:  C3
*  Pin:          AA4 (out96)
*  Bank:         IO Bank 6 (Row I/O)
*	I/O Standard: LVTTL, 12mA
*  OCT:          Off
*
* Quartus’ default I/O timing delays assume the following slow 
* corner simulation conditions. 
*  Specified Test Conditions For Intel Quartus Prime Tco
*    Temperature:      85C (Slowest Temperature Corner)
*    Transistor Model: TT (Typical Transistor Corner)
*    Vccn:             3.135V (Vccn_min = Nominal - 5%)
*    Vccpd:            2.97V (Vccpd_min = Nominal - 10%)
*    Load:             No Load
*    Vtt:              1.5675V (Voltage reference is Vccn/2)
* For C3 devices, the TT transistor corner provides an
* approximation for worst case timing. However, for functionality
* simulations, it is recommended that the SS corner be simulated 
* as well.
*
* Note: The I/O transistors are specified to operate at least as
*       fast as the TT transistor corner, actual production
*       devices can be as fast as the FF corner. Any simulations
*       for hold times should be conducted using the fast process
*       corner with the following simulation conditions.
* 			Temperature:      0C (Fastest Commercial Temperature Corner **)
* 			Transistor Model: FF (Fastest Transistor Corner)
* 			Vccn:             1.98V (Vccn_hold = Nominal + 10%)
* 			Vccpd:            3.63V (Vccpd_hold = Nominal + 10%)
*         Vtt:              0.95V (Vtt_hold = Vccn/2 - 40mV)
*         Vcc:              1.25V (Vcc_hold = Maximum Recommended)
*         Package Model:    Short-circuit from pad to pin 
* Warnings:
レベル 2 の表題