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1.5.1. サポートされているデバイスとシグナリング
1.5.2. HSPICEシミュレーション・キットへのアクセス
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題
1.5.4. HSPICE Writerツールのフロー
1.5.5. HSPICEシミュレーションの実行
1.5.6. 出力シミュレーションの結果の解釈
1.5.7. 入力シミュレーションの結果の解釈
1.5.8. 表形式のシミュレーション結果の表示および解釈
1.5.9. グラフ形式のシミュレーション結果の表示
1.5.10. HSPICEシミュレーションに基づいたデザインの調整
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力
1.5.13. 高度なトピック
1.5.12.1. Header Comment
1.5.12.2. Simulation Conditions
1.5.12.3. Simulation Options
1.5.12.4. Constant Definition
1.5.12.5. I/O Buffer Netlist
1.5.12.6. Drive Strength
1.5.12.7. スルーレートと遅延チェーン
1.5.12.8. I/O Buffer Instantiation
1.5.12.9. Board and Trace Termination (ボードおよびトレース終端)
1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路)
1.5.12.11. Simulation Analysis
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4.3.1. インテルFPGAデザインの統合
Cadence Allegro Design Entry HDLソフトウェアまたはCadence Allegro Design Entry CISソフトウェアを使用して、インテルFPGAデザインを インテル® Quartus® Prime開発ソフトウェアから回路図に統合するには、次の手順を実行します。
- インテル® Quartus® Prime開発ソフトウェアでデザインをコンパイルし、Pin-Out File (.pin) を生成して、割り当てをCadenceソフトウェアに転送します。
- 回路図デザインにCadence Allegro Design Entry HDLソフトウェアを使用している場合は、次の手順を実行します。
- 既存のプロジェクトを開くか、Cadence Allegro Project Managerツールで新しいプロジェクトを作成します。
- Cadence Allegro PCB Librarian Part Developerツールを使用して、新しいシンボルを作成するか、既存のシンボルを更新します。
- Cadence Allegro PCB Librarian Part Developerツールを使用すると、シンボルを編集したり、より小さなパーツに分割することができます (オプション)。
- Cadence Allegro Design Entry HDLソフトウェア回路図でシンボルをインスタンス化し、デザインをボード・レイアウト・ツールに転送します。
- 回路図デザインにCadence Allegro Design Entry CISソフトウェアを使用している場合は、次の手順を実行します。
- 新規あるいは既存のCadence Allegro Design Entry CISプロジェクトで新しいパートを生成し、 インテル® Quartus® Prime開発ソフトウェアから.pin出力ファイルを参照します。また、新規の.pinで既存のシンボルを更新することも可能です。
- 必要に応じてシンボルを小さなパーツに分割します。
- Cadence Allegro Design Entry CISスケマティックでシンボルをインスタンス化し、デザインをボード・レイアウト・ツールに転送します。