11. HDMI Intel® FPGA IPユーザーガイド改訂履歴

HDMI Intel® FPGA IPユーザーガイド

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11. HDMI Intel® FPGA IPユーザーガイド改訂履歴

ドキュメント・バージョン	インテル® Quartus® Primeのバージョン	IPのバージョン	変更内容
2023.12.04	23.4	19.7.3	表: HDMI Intel FPGA IPリリース情報を更新しました。 HDMI 2.0 IPファイルの名前を変更し、HDMI 2.0ファイルとHDMI 2.1ファイルの間のライブラリー問題を回避するようにしています。
2023.10.02	23.3	19.7.2	リソース使用率のセクションを更新しました。 COLOR_PATTERN (0X5c) レジスターのビットとその説明を更新しました。 HDMIソース・インターフェイスの表を更新しました。このドキュメントを更新し、新しいパラメーターの Include I2C Pads を次のセクションに追加しました。 I²Cマスター I²Cスレーブ HDMIソース・インターフェイスの表シンク・インターフェイスの表 HDMIソースのパラメーターの表 HDMIシンクのパラメーターの表
2023.06.26	23.2	19.7.2	HDMIソースのパラメーターおよびHDMIシンクのパラメーターの表を更新し、HDMI 2.1バリアントのTMDS onlyの選択を含めています。
2023.04.10	23.1	19.7.2	HDMIソース信号フロー (Support FRL = 1のデザインでActive Video Protocol = AXIS-VVP Full) および HDMIシンク信号フロー (Support FRL =1でActive Video Protocol = AXIS-VVP Fullのデザイン) の図を更新し、ピクセルの反復を含めています。 HDMIソースのパラメーターおよびHDMIシンクのパラメーターの表を更新し、HDMI 2.1バリアントを含めています。ピクセルの反復およびピクセル反復の解除の項を新しく追加しました。製品ファミリー名を「 Intel Agilex® 7」に更新しました。
2023.03.03	22.2	19.7.0	クロックイネーブル・ジェネレーターの項で、オーバーサンプリング・ブロックとクロックイネーブル・ブロック - FRLサポートはオンの図を訂正しました。
2022.07.29	22.2	19.7.0	Windows* バージョンのNios II EDSからCygwinコンポーネントが削除され、Windows* ユーザーではWSLをインストールする必要があることを通知しています。 HDMIの概要のセクションで、リソース使用率の表を更新しました。 HDMIのソースのセクションで、ソースのAuxiliary Video Information (AVI) InfoFrame (Support FRL = 1) の表にAVIバージョンビット [121:120] を追加しました。レジスターセクションで、HDMIソースのAXI2CVレジスターの概要の表に2つのレジスターを追加しました。 0x6B - VIDEO_MODE_HORIZONTAL_SYNC_POLARITY 0x6C - VIDEO_MODE_VERTICAL_SYNC_POLARITY 0x6bおよび0x6Cレジスターの詳細を追加しました。
2022.04.22	22.1	19.7.0	用語と頭字語のセクションを追加しました。次の表を更新しました。 HDMI Intel FPGA IPリリース情報 HDMI Intel FPGA IPのFRL機能のサポート (Intel Agilex Fタイル、インテルStratix 10、およびインテルArria 10デバイス) HDMIソース信号フロー (Support FRL = 1のデザインでActive Video Protocol = None) の図で、HDMI TXコアの表記を追加しました。 HDMIのソースで、次のセクションを追加しました。 TXのコア-PHY間インターフェイス AXI4-Stream to Clocked Videoコンバーター (AXI2CV) AXI4-Stream to Clocked Videoコンバーター (AXI2CV) のリマッピング Avalonメモリーマップド・デマルチプレクサー HDMI TXのレジスター HDMI TXの割り込み TX AXI4-Stream補助ブリッジ TX補助ユーザーパケット TX AXI4-Stream補助アービター TX AXI4-Stream補助パケタイザー TX Avalon-ST補助アービターソース・インターフェイスの表を次のように編集しました。クロック・インターフェイスに axi4s_reset ポートを追加しました。次のインターフェイスを追加しました。 AXI4-Streamビデオ (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される) AXI4-Streamビデオ (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される) HDMI TX Avalon Memory-Mappedコントロール (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される) FRLモードでの異なるリンクレートにおけるクロック周波数の表を編集しました。 HDMIシンク信号フロー (Support FRL = 1のデザイン) の図で、HDMI RXコアの表記を追加しました。 HDMIのシンクで、次のセクションを追加しました。 RXのコア-PHY間インターフェイスクロック入力型のビデオからAXI4ストリームへの (CV2AXI) リマッピング Avalonメモリーマップド・デマルチプレクサー HDMI RXのレジスター HDMI RXの割り込み RX AXI4-Stream補助ブリッジ RX補助パケットフィルター RX補助ユーザー・パケタイザーシンク・インターフェイスの表で次の内容を編集しました。 AXI4-Streamビデオ (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される) AXI4-Streamビデオ (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される) HDMI TX Avalon Memory-Mappedコントロール (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される) HDMIのパラメーターのセクションを編集しました。 HDMIソースのパラメーターに Enable active video protocol を追加しました。パラメーターの表を追加し、Enable Active Video ProtocolがAXIS-VVP Fullに設定されている場合について説明しています。レジスターのセクションを追加しました。
2021.12.15	21.4	19.6.1	Intel® Agilex™ Fタイルデバイスのサポートを追加しました。 HDMI Intel® FPGA IPクイック・リファレンスおよびHDMIハードウェア・デザイン例 ( インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10、 Intel® Agilex™ Fタイルデバイス) のセクションに、HDMI Intel Agilex FタイルFPGA IPデザイン例のユーザーガイドを関連情報として追加しました。シンク・インターフェイスの表で、デコーダー・ステータスポートの詳細を編集しました。
2021.11.12	21.3	19.6.1	HDCPリソース使用率の表を更新し、Support HDCP Key Management = 1に対応しています。 HDMIソースのパラメーターおよびHDMIシンクのパラメーターの表を更新し、Support HDCP Key Managementに対応しています。
2021.08.06	21.2	19.6.1	HDMI Intel FPGA IPクイック・リファレンスで、Intel Arria 10 HDMI 2.1 System Design Guidelines のリンクを追加しました。 8bpcビデオに必要なHDMI PLL出力周波数の表で、Stratix V の TMDSクロックレート (MHz) を変更しました。ソースのスクランブラー、TMDS/TERC4エンコーダーで、説明を HDMI 1.4b から HDMI 2.0 に編集しました。標準的なWindow of Opportunity の図を編集し、H sync はV SyncがHighの場合にアサートするようにしています。 HDMIソース・インターフェイスの表で、エンコーダー・コントロール・ポートおよびI²Cマスター・インターフェイス・ポートの詳細を編集しました。 HDMIシンク・インターフェイスの表で、デコーダー・ステータスポートの詳細を編集しました。
2021.06.25	21.2	19.6.1	HDMI Intel FPGA IPのFRL機能のサポート (インテルStratix 10およびインテルArria 10デバイス) の表を更新し、Support FRL = 1 に関して Arria 10 を Final、Stratix 10 を Preliminary にしました。 HDMI Intel FPGA IPリソース使用率の表を更新し、インテルArria 10 (Support FRL = 1) のパフォーマンス・データを追加しました。ソースのオーディオ・エンコーダーの説明を編集しました。ソース・インターフェイスで、HDMIソース・インターフェイスの表を次のように更新しました。 vid_clk ポート、vid_ready ポート、vid_valid ポートの詳細を更新しました。 TMDS/FRLデータポート・インターフェイスのクロックドメインおよび詳細を編集しました。エンコーダー・コントロール・ポート・インターフェイス、PHYインターフェイス・コントロール・ポート、ホットプラグ検出のクロックドメインを編集しました。ソースのクロックツリーを更新しました。説明を編集しています。 Support FRL = 1の場合のソースのクロックツリーの図を追加しました。 Support FRL =0の場合のソースのクロックツリーの図を追加しました。リンク・トレーニングの手順にインテルStratix 10 を追加しました。 FRLクロックスキームを更新しました。 `vid_clk` を最大周波数にコンフィグレーションする説明と計算式を更新しました。 FRLモードでの異なるリンクレートにおけるクロック周波数の表から ls_clk Frequency (Mhz) の列を削除しました。有効なビデオデータを更新しました。より速い周波数で動作するビデオクロックの図と説明を更新しました。 vid_valid 生成のタイミング図を追加しました。 HDMIのソースおよびHDMIのシンクで、可変リフレッシュ・レート (VRR) と自動低遅延モード (ALLM) の項を追加しました。シンクにおける補助パケットのキャプチャーから、補助パケット・メモリーマップおよびパケットペイロードのデータバイトの表を削除しました。シンクの補助データポートを更新し、次の項を追加しました。シンクのGeneral Control Packet (GCP) シンクのAuxiliary Video Information (AVI) InfoFrameビットフィールドシンクのHDMI Vendor Specific InfoFrame (VSI) シンクのオーディオデコーダーを更新し、次の項を追加しました。 Audio InfoFrame (AI) バンドルのビットフィールド Audio Metadataバンドルのビットフィールドシンク・インターフェイスで、シンク・インターフェイスの表を更新しました。 ls_clk の詳細を更新しました。 TMDS/FRLデータポート・インターフェイスのクロックドメインを編集しました。デコーダー・ステータスポート・インターフェイスのクロックドメインを編集しました。シンクのクロックツリーを更新しました。 Support FRL = 1の場合のシンクのクロックツリーの図を追加しました。 Support FRL = 0の場合のシンクのクロックツリーの図を追加しました。リンク・トレーニングの手順の説明を編集しました。 HDMIソースのパラメーターおよびHDMIシンクのパラメーターの表を更新しました。 Support Auxiliary パラメーターの説明を編集しました。 Include I2C Master/Slave の行を追加しました。
2021.05.12	21.1	19.6.0	HDMIソース・インターフェイスおよびHDMIシンク・インターフェイスの表で、Support HDCP 2.3 および Support HDCP 1.4 から Support FRL = 0 only を削除しました。 HDMIソース・インターフェイスおよびHDMIシンク・インターフェイスの表に、Support HDCP Key Management を追加しました。ソース・インターフェイスおよびシンク・インターフェイスの表で次の変更を行いました。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できませんという内容をコンジット (Key) ポートタイプの説明に追加しました。ポート名を kmem_addr から kmem_rdaddr に変更しています。ポート名を kmem_rddata から kmem_q に変更しています。 Avalon-MM ポートタイプを追加しました。
2021.04.01	21.1	19.6.0	シンク・インターフェイスの表を更新しました。 `scdc_frl_ltp_req` ポートの説明を更新しました。ポート名を `rx_hpd` から `rx_hpd_req` に編集して方向を入出力から出力にし、説明を更新しました。リンク・トレーニングの手順を更新しました。リンク・トレーニング・パターンの図を削除しました。
2020.12.14	20.4	19.6.0	HDMI 2.1で固定レートリンク (FRL) が有効になっている場合のサポートをインテル® Stratix® 10デバイスに追加しました。 HDMIの概要のセクションの説明を編集しました。表のタイトルをインテル® Arria® 10デバイスにおけるHDMI Intel FPGA IPのFRL機能のサポートから HDMI Intel FPGA IPのFRL機能のサポート ( インテル® Stratix® 10およびインテル® Arria® 10デバイス) に変更しました。 HDMIデータレートの表で、インテル® Stratix® 10デバイスの最大データレートを更新しました。 HDMI Intel FPGA IPリソース使用率およびHDCPリソース使用率の表で、リソース使用率のデータを更新しました。表のタイトルを推奨スピードグレード ( インテル® Arria® 10デバイス)、Support FRL = 1 から推奨スピードグレード ( インテル® Stratix® 10、インテル® Arria® 10デバイス)、Support FRL = 1 に更新し、インテル® Stratix® 10デバイスに推奨されるスピードグレードを追加しました。 FRLクロックスキームのセクションを更新しました。 FRL文字の処理の説明と関連する図を編集しました。 FRLモードでの異なるリンクレートにおけるクロック周波数の表で、インテル® Stratix® 10デバイスの frl_clk 周波数を追加しました。 TMDSモードでの異なるリンクレートにおけるクロック周波数の表で、TMDS_BIT_CLOCK_RATIO = 0の場合の最小および最大TX clkout周波数を編集しました。 HDMIソース・インターフェイスの表で、`kmem_addr[3:0]` (HDCP 2.3) および `kmem_addr[9:4]` (HDCP 1.4) ポートの説明を更新しました。シンク・インターフェイスの表を次のように変更しました。 `vid_lock` ポートの説明を更新しました。ポート名を `kmem_addr[3:0]` (HDCP 2.3) から `kmem_addr[7:0]` (HDCP 2.3) に、`kmem_addr[9:4]` (HDCP 1.4) から `kmem_addr[13:8]` (HDCP 1.4) に変更しました。 `kmem_rddata[31:0]` (HDCP 2.3) および `kmem_rddata[87:32]` (HDCP 1.4) ポートの説明を更新しました。シンクのFRLリサンプラーのセクションで説明を編集しました。シンクのクロックツリーのセクションで説明を編集しました。次の図を更新しました。 HDMIソース信号フロー (Support FRL = 1のデザインでActive Video Protocol = None) HDMIシンク信号フロー (Support FRL = 1のデザイン) HDMIソースのパラメーターおよびHDMIシンクのパラメーターの表で、Device family、Pixels per clock、Transceiver width、Support deep color、Support HDCP 2.3、Support HDCP 1.4、Support FRL の説明を編集しました。 HDMIシミュレーション例のセクションで、クロックあたり4シンボルの機能に対するサポートを削除しました。ドキュメント全体で編集上の更新を行いました。
2020.09.28	20.3	19.5.0	FRLパスは現在、`ls_clk` ドメインではなくトランシーバー・リカバリー・クロックドメインを使用します。次のソースのセクションをトランシーバー・リカバリー・クロック・ドメインの情報とともに更新しました。ソースの機能の詳細ソースのFRLリサンプラーソースのクロックツリーソース・インターフェイスのセクションで、`ls_clk` 信号の説明を編集しました。ソース・インターフェイスのセクションに、次の信号を追加しました。 `tx_clk` `os` `mgmt_clk` `in_lock` `tx_hpd` `tx_hpd_req` `i2c_scl` `i2c_sda` `i2c_master_address[3:0]` `i2c_master_write` `i2c_master_read` `i2c_master_writedata[31:0]` `i2c_master_readdata[31:0]` `mgmt_clk` FRLクロックスキームのセクションから `ls_clk` ドメインの情報を削除しました。 Support FRL = 1の場合のソースにおけるディープカラー実装のセクションで、`ls_clk` ドメインの情報を削除し、ブロック図とタイミング図をトランシーバー・リカバリー・クロックの情報で更新しました。次のソースのセクションを追加しました。 TXオーバーサンプラークロックイネーブル・ジェネレーター I²Cマスター次のシンクのセクションをトランシーバー・リカバリー・クロック・ドメインの情報とともに更新しました。シンクの機能の詳細シンクのFRLリサンプラーシンクのクロックツリー次のシンクのセクションを新しく追加しました。 RXオーバーサンプラー I2Cスレーブ EDID RAM シンク・インターフェイスのセクションで、`ls_clk` 信号の説明を編集し、トランシーバー・リカバリー・クロック、オーバーサンプリング (`os`)、I2Cスレーブ、およびEDID RAMの信号の情報を追加しました。シンク・インターフェイスのセクションで、`mode` 信号の説明に注記を追加しました。この信号はFRLモードでは使用されません。 Status and Control Data Channel (SCDC) インターフェイスおよびシンク・インターフェイスのセクションで、`scdc_i2c_clk` クロックドメインを `i2c_clk` クロックドメインに変更しました。 Support FRL = 0の場合のシンクにおけるディープカラー実装のセクションで、1カラーあたり8ビットに対する色深度比の誤字を訂正しました。1カラーあたり8ビットに対する色深度比は1.0で、1.6ではありません。 Support FRL = 1の場合のシンクにおけるディープカラー実装のセクションで、`ls_clk`ドメインの情報を削除し、ブロック図とタイミング図をトランシーバー・リカバリー・クロックの情報で更新しました。 HDMIのパラメーターのセクションを次の新しいパラメーターの情報とともに更新しています。 Include I2C Include EDID RAM EDID RAM size RAM file path HPD polarity PLL Intel FPGA IPコアのセクションに、TMDSビットレートとTMDS文字レートの情報に関する注記を追加しました。
2020.06.02	20.2	19.4.0	インテル® Stratix® 10デバイスに対するHDCPの機能のサポートを更新しました。注: HDCPの機能は、インテル® Quartus® Primeプロ・エディションには含まれていません。この機能を利用する場合は、インテルまでお問い合わせください (https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html)。リソース使用率のセクションで、インテル® Arria® 10デバイスにおけるHDCPリソース使用率のデータを更新し、インテル® Stratix® 10デバイスに関するデータを追加しました。 HDCP 1.4 TXのアーキテクチャーおよびHDCP 1.4 RXのアーキテクチャーのセクションで、HDCP 1.4 Keyポートのアドレス情報を更新しました。ソース・インターフェイスのセクションで、`reset_vid`、`hdcp1_disable`、`hdcp2_disable` 信号の情報を追加しました。シンク・インターフェイスのセクションで、`reset_vid`、`streamid_type`、`hdcp1_disable`、`hdcp2_disable` 信号の情報を追加しました。ソースのHDMI Vendor Specific InfoFrame (VSI) のセクションで、注記を追加してビットフィールドの情報を編集しました。HF-VSIF伝送には、コントロール・ビットを1にアサートして外部VSIを使用し、補助データポートを介してデータを送信します。
2020.04.13	20.1	19.4.0	リソース使用率のセクションで、インテル® Arria® 10デバイスのデータレートを更新しました。 HDCP Over HDMI Design Examples for Arria 10 Devices のセクションを削除しました。この情報は、HDMI Arria 10 FPGA IPデザイン例のユーザーガイドに記載されています。ソースの補助コントロール・ポートおよびソース・インターフェイスのセクションで、`avi[121]` のポートビットを `avi[122]` に変更しました。ソースのAuxiliary Video Information (AVI) InfoFrame のセクションで、AVIバージョンビットの情報を削除し、Support FRL = 1におけるAVIバージョンの設定に関する情報を追加しました。ソースのオーディオ・エンコーダーのセクションに、FRLモードに関する HDMI 2.1 Specification のリファレンスを追加しました。ソース・インターフェイスおよびシンク・インターフェイスのセクションで、`ls_clk`、`vid_clk`、`frl_clk` の説明を編集しました。 FRLクロックスキームのセクションで、クロック情報を編集しました。ディープカラー実装に関する次のセクションを追加しました。 Support FRL = 0の場合のソースにおけるディープカラー実装 Support FRL = 1の場合のソースにおけるディープカラー実装 Support FRL = 0の場合のシンクにおけるディープカラー実装 Support FRL = 1の場合のシンクにおけるディープカラー実装シンク・インターフェイスのセクションで、`info_avi[120]` のポートビットを `info_avi[122]` に変更しました。 HDMIシミュレーション例のセクションで注記を追加し、シミュレーション・フローはインテル® Quartus® Prime スタンダード・エディションで ModelSim* - Intel® FPGA Starter Editionを使用している場合にのみ適用されることを示しました。インテル® Quartus® Primeプロ・エディションのシミュレーション・フローに関しては、それぞれのデザイン例のユーザーガイドを参照してください。
2020.02.10	19.4	19.3.0	HDMI 2.1で固定レートリンク (FRL) が有効になっている場合のサポートを追加しました。この機能は、インテル® Arria® 10デバイスでのみ使用できます。 HDMI Intel® FPGA IPクイック・リファレンスのセクションで、HDMI 2.1では最大1,118MHzのピクセル周波数をサポートし、コンポーネントあたり8ビットのみをサポートすることを示しました。 HDMIの概要のセクションで、FRLに関する情報を追加しました。ソースの機能の詳細およびシンクの機能の詳細のセクションで、Support FRL = 1の場合の信号フローに関する情報を追加しました。ソースのAuxiliary Video Information (AVI) InfoFrame のセクションを Support FRL = 1の情報とともに更新しました。ソースのクロックツリーおよびシンクのクロックツリーのセクションをFRLの情報とともに更新しました。ソース・インターフェイスおよびシンク・インターフェイスのセクションをFRLの情報とともに更新しました。 HDMIのパラメーターのセクションを更新し、Support FRL パラメーターを含めました。 HDMIのソースの章に次のセクションを新しく追加しました。 FRLパケタイザー FRL文字ブロックとスーパーブロックのマッピングリードソロモン (RS) 前方誤り訂正 (FEC) の生成と挿入 FRLスクランブラーとエンコーダーソースのFRLリサンプラー FRLクロックスキーム有効なビデオデータリンク・トレーニング手順 HDMIのシンクの章に次のセクションを新しく追加しました。 FRLデパケタイザーシンクのFRL文字ブロックとスーパーブロックのデマッパーシンクのFRLデスクランブラーとデコーダーシンクのFRLリサンプラーリンク・トレーニング手順ソースのクロックツリーおよびシンクのクロックツリーのセクションで、図を更新しました。
2019.10.10	19.3	19.1.0	HDCP (High-bandwidth Digital Content Protection) に関するセクションを新しく追加しました。この機能は、インテル® Arria® 10デバイスでのみ利用することができます。注: HDCPの機能は、インテル® Quartus® Primeプロ・エディションには含まれていません。この機能を利用する場合は、インテルまでお問い合わせください (https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html)。 HDMIソースのパラメーターおよびHDMIシンクのパラメーターのセクションで、次のHDCP関連のパラメーターに関する情報を追加しました。 Support HDCP 1.4 Support HDCP 2.3 ソース・インターフェイスおよびシンク・インターフェイスのセクションで、HDCP関連の信号に関する情報を追加しました。新しいデザイン例に関する情報を追加しました。このデザイン例では、インテル® Quartus® Primeプロ・エディションにおけるインテル® Arria® 10デバイスのHDCP機能を示しています。
2019.04.29	19.1	19.1	インテル® Stratix® 10 Lタイルデバイスのサポートを追加しました。インテル® Stratix® 10 LタイルおよびHタイルデバイスのサポートはどちらもFinalです。リソース使用率のセクションで、YCbCr 4:2:2ピクセル・エンコーディングのサポートを更新しました。HDMI IPコアでは、8ビットおよび10ビットの色深度をYCbCr 4:2:2ピクセル・エンコーディングでサポートします。バージョン19.1に関して、インテル® Stratix® 10 LタイルおよびHタイルデバイスのパフォーマンス・データを追加し、インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスのデータを更新しました。 `locked[2:0]`、`in_lock[2:0]`、`ctrl[N*6-1:0]` ポートの説明を更新しました。ソースの補助コントロール・ポートのセクションで、コントロール・ポートにおける挿入とフィルタリングに関する情報を追加しました。
2019.01.21	18.1	18.1	シンクのワード・アライメントとチャネルデスキューのセクションで注記を追加し、インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスではHDMI RXコアのワード・アライメント・ロジックがHDMI 2.0解像度 (データレート > 3.4Gbps) に対して無効になっていることを示しています。インテル® Stratix® 10デバイスでは、HDMI RXコアで新しいワード・アライメント・アルゴリズムを使用し、HDMI 2.0解像度 (データレート > 3.4Gbps) において高速ワード・アライメント時間を実現しています。 `vid_lock` ポートの説明を更新し、IPではHTotal、VTotal、HSync幅、VSync幅、HSync極性、およびVSync極性を検出することを追加しました。また、これらのパラメーターが2つのフレーム間で変化すると、`vid_lock` 信号がデアサートされます。
2018.05.07	18.0	18.0	HDMI Specificationのリファレンスを2.0bに更新しました。HDMI Intel® FPGA IPコアでは現在、HDMI Specification 2.0bをサポートしています。インテル® Stratix® 10 (Hタイル) デバイスのPreliminaryサポートを追加しました。インテル® Cyclone® 10 GXデバイスのサポートをFinalに更新しました。機能リストで、HDMI IPコアは2チャネルまたは8チャネルのレイアウトで最大32チャネルをサポートすることを明確にしています。 HDMI Cyclone 10 FPGA IP Design Example User Guide へのリンクを追加しました。標準化とブランド変更の一環として、すべてのIP名を更新しました。このリリースでは、HDMI RXコアはSCDC読み出し要求機能をサポートしないという注記を削除しています。バージョン17.1以降、HDMI RXコアではSCDC機能を完全にサポートします。シンクのクロックツリーのセクションで注記を追加し、GPLLはインテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10デバイスではIOPLL Intel® FPGA IPを指し、Arria VおよびStratix VデバイスではPLL Intel® FPGA IPを指すことを示しています。インテル® Cyclone® 10 GXにおける推奨スピードグレード情報を編集しました。推奨されるスピードグレードは-5です。 3Dオーディオ入力例の図の誤字を訂正しました。用語をビデオ形式からピクセル・エンコーディングに変更し、HDMI Specification 2.0b と整合するようにしています。ドキュメントを再構成しました。HDMIのハードウェア・デザインの章をHDMIの利用開始にあたっての章の後に配置しました。

日付	バージョン	変更内容
2017年11月	2017.11.06	インテル® Cyclone® 10 GXデバイスのAdvanceサポートを追加しました。インテル® Cyclone® 10 GXデバイスのリソース使用率データを追加しました。 HDMI Specification 2.0 に記載されているとおり、1カラーあたりのビット数 (bpc) をコンポーネントあたりのビット数 (bpc) に変更しました。インテルへのブランド変更により、HDMI IPコアの名前をHDMI Intel® FPGA IPに変更しました。 Qsysの表記をプラットフォーム・デザイナーに変更しました。ソースの機能の詳細およびシンクの機能の詳細のセクションを再編成および更新し、より分かりやすくしています。次の新しいビットフィールドの説明を追加しました。 Audio InfoFrameバンドルのビットフィールド Audio Metadataバンドルのビットフィールド (パケットヘッダーとコントロール) Audio Metadataバンドルのビットフィールド (パケットコンテンツ、3D_AUDIO = 1の場合) Audio Metadataバンドルのビットフィールド (パケットコンテンツ、3D_AUDIO = 0の場合) 最大32のオーディオチャネルのサポートを追加しました。最大1,536kHzのオーディオサンプル周波数のサポートを追加しました。 3Dオーディオ形式のセクションで `audio_clk` の説明を更新し、オーディオチャネルが8よりも多い場合は、`audio_clk` を実際のオーディオ・サンプルクロックで駆動しないように示しています。`audio_clk` は `ls_clk` で駆動し、`audio_data` を `audio_de` で修飾します。 HDMI Intel® FPGA IPソースのクロックツリーおよび HDMI Intel® FPGA IPシンクのクロックツリーのセクションを更新しました。 HDMI Intel® FPGA IPソースのパラメーターおよび HDMI Intel® FPGA IPシンクのパラメーターのセクションを更新しました。 HDMI Intel® FPGA IPソース・インターフェイスおよび HDMI Intel® FPGA IPシンク・インターフェイスクのセクションを更新しました。 Support for deep color パラメーターの説明を更新しました。このパラメーターは現在、デフォルトでオンになります。 HDMI Intel® FPGA IPテストベンチのブロック図を編集しました。クロックあたり4シンボルを削除し、混乱しないようにしています。 HDMI Intel® FPGA IP Hardware Demonstration のセクションに注記を追加し、このデモンストレーションはArria VおよびStratix Vデバイスにのみ適用されることを示しています。インテル® Arria® 10デバイスについては、インテル® Arria® 10デバイスに向けた HDMI Intel® FPGA IPデザイン例のユーザーガイドを参照してください。シミュレーションの概要のセクションに注記を追加し、この概要はインテル® Quartus® Prime スタンダード・エディションにのみ適用されることを示しています。インテル® Quartus® Primeプロ・エディションに関しては、インテル® Arria® 10デバイスに向けた HDMI Intel® FPGA IPデザイン例のユーザーガイドを参照してください。 HDMI Intel® FPGA IPデザイン例のパラメーターに関する情報を、インテル® Arria® 10デバイスに向けた HDMI Intel® FPGA IPデザイン例のユーザーガイドに移しました。
2017年5月	2017.05.08	商標をインテルに変更しました。インテルArria 10デバイスに推奨されるスピードグレードを追加しました。
2016年12月	2016.12.20	HDMI IPコアのリソース使用率の表を16.1の情報で更新しました。 YCbCr 4:2:2ビデオ形式に関する注記を追加し、1カラーあたり8ビットおよび10 ビットでは1カラーあたり12ビットと同じピクセル・エンコーディングを使用しますが、有効なビットは左詰めになり、最下位ビットより下のビットは0でパディングされることを示しています。新しいデザイン例のパラメーターの情報を追加しました。 Arria 10のデザイン例に関連する情報をすべて削除しました。Arria 10のデザイン例の詳細は、HDMI IPデザイン例のユーザーガイドを参照してください。 HDMIオーディオ形式の項で誤字を訂正しました。 HDMI IPコアでは8チャネルのオーディオをサポートしていないという情報を追加しました。 HDMIソースおよびシンクの新しい出力ポート `version[31:0]` を追加しました。
2016年5月	2016.05.02	HDMI IPコアのリソース使用率の表を16.0の情報で更新しました。 HDMI Specification Version 2.0 のオーディオ・メタデータ・パケットに関する情報を追加しました。新しいHDMIソースポートに関する情報を追加しました。 `audio_metadata[164:0]` `audio_format[4:0]` 新しいHDMIシンクポートに関する情報を追加しました。 `audio_metadata[164:0]` `audio_format[4:0]` `vid_lock` `aux_error` HDMIソースおよびシンクの `audio_de[7:0]` ポートに関する詳細情報を提供しています。テストベンチの図と説明を更新し、オーディオデータと補助データの情報を追加しました。 Altera PLLに関する注記を追加し、送信パス (`pll_hdmi_tx`) のPLLをトランシーバーPLLに物理的に隣接する位置に配置するように示しています。 HDMIサイドバンド信号 (HDMI AVIおよびVSIビットフィールド) をデフォルト値で更新しました。 HDMI IPユーザーガイドのアーカイブ版へのリンクを追加しました。
2015年11月	2015.11.02	HDMI IPコアのリソース使用率の表を15.1の情報で更新しました。 Quartus IIをインテル® Quartus® Prime に変更しました。 Arria 10デバイスの完全なサポートを追加しました。新しい機能のサポートを追加しました。ディープカラー 8チャネルオーディオ HDMIソースの次のパラメーターを追加しました。 Support for 8-channel audio Support for deep color HDMIシンクの次のパラメーターを追加しました。 Support for 8-channel audio Support for deep color Manufacturer OUI Device ID String Hardware Revision HDMIソースのインターフェイス・ポートを次のように更新しました。 `ctrl` ポートを追加 `gcp_Set_AVMute` および `gcp_Clear_AVMute` ポートを削除 HDMIシンクのインターフェイス・ポートを次のように更新しました。 `ctrl`、`mode`、`in_5v_power`、`in_hpd` ポートを追加 `gcp_Set_AVMute` および `gcp_Clear_AVMute` ポートを削除 HDMIのシンクおよびソースのブロック図を更新し、新しい機能を反映しています。ディープカラー・マッピングのブロック図を追加しています。サポートされているすべてのデバイスファミリー (Arria V、Stratix V、Arria 10) に向けたHDMIハードウェア・デモンストレーション・デザインを一般化し、詳細な説明を提供しています。
2015年5月	2015.05.04	HDMI IPコアのリソース使用率の表を15.0の情報で更新しました。クロックあたり4シンボルのモードに関する情報を追加しました。 HDMI specification version 2.0 のStatus and Control Data Channel (SCDC) に関する情報を追加しました。 HDMIソースの次のインターフェイス・ポートを追加しました。 `TMDS_Bit_clock_Ratio` `Scrambler_Enable` HDMIシンクの `TMDS_Bit_clock_Ratio` インターフェイス・ポートを追加しました。 HDMIハードウェアのデモンストレーション・デザインをHDMI 2.0の情報で更新しました。 HDMIハードウェアのデモンストレーションにおけるソフトウェア・プロセス・フローを追加しました。
2014年12月	2014.12.15	初版

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