2. HDMIの概要

HDMI Intel® FPGA IPユーザーガイド

ダウンロード PDF

ID 683798

日付 12/04/2023

バージョン

Public

2. HDMIの概要

HDMI Intel® FPGA IPは、次世代のビデオ・ディスプレイ・インターフェイス・テクノロジーをサポートします。

HDMI規格では、内部接続と外部接続で使用するデジタル通信インターフェイスを規定しています。

内部接続 - PCとモニター内のインターフェイス

外部ディスプレイ接続 - PCとモニターやプロジェクターとの間のインターフェイス、PCとテレビの間のインターフェイス、またはDVDプレーヤーなどのデバイスとテレビ・ディスプレイの間のインターフェイス

HDMIのシステム・アーキテクチャーは、シンクとソースで構成されます。デバイスには、1つまたは複数のHDMI入力と出力があります。

HDMI 1.4およびHDMI 2.0の場合、HDMIケーブルとコネクターには4つの差動ペアがあり、TMDS (Transition Minimized Differential Signaling) データチャネルとクロックチャネルを構成しています。HDMI 2.1の場合は、HDMIケーブルとコネクターに4つの固定レートリンク (FRL) データレーンがあります。これらのチャネルを使用して、ビデオ、オーディオ、および補助データを伝送することができます。

HDMIには、VESA (Video Electronics Standards Association) のDDC (Display Data Channel) とSCDC (Status and Control Data Channel) もあります。DDCでは、1つのソースと1つのシンク間でステータスをコンフィグレーションし、やり取りします。ソースではDDCを使用してシンクの強化型拡張ディスプレイ識別データ (E-EDID) を読み取り、シンクのコンフィグレーションと機能を検出します。

オプションのConsumer Electronics Control (CEC) プロトコルは、お使いの環境のさまざまなオーディオビジュアル製品間で高レベルの制御機能を提供します。

オプションのHEAC (HDMI Ethernet and Audio Return Channel) では、接続デバイス間のイーサネット互換データ・ネットワーク、およびTMDSと反対方向のオーディオ・リターン・チャネルを提供します。HEACではまた、ホットプラグ検出 (HPD) ラインを使用してリンク検出を行います。

図 1. TMDSモードにおけるHDMI Intel® FPGA IPのブロック図次の図は、TMDSモードにおける HDMI Intel® FPGA IPのブロックを示しています。

TMDSのエンコーディングに基づき、HDMIプロトコルでは、ソースとシンクデバイスの間でのオーディオおよびビデオデータの伝送が可能です。

HDMIインターフェイスは、3つのカラーチャネルと1つのクロックチャネルで構成されます。それぞれのカラーラインを使用して、各RGBカラーと補助データを転送することができます。

注: HDMI 1.4およびHDMI 2.0におけるRGBカラーに対するチャネルマッピングに関しては、AN 837: Design Guidelines for Intel FPGA HDMI を参照してください。

レシーバーでは、3つのTMDSデータチャネルにおけるデータ回復の周波数リファレンスとしてTMDSクロックを使用します。このクロックは通常、ビデオ・ピクセルレートで動作します。

TMDSエンコーディングは、8ビットから10ビットのアルゴリズムに基づいています。このプロトコルは、データチャネルの遷移を最小限に抑えながらも十分な遷移を維持することで、シンクデバイスがデータストリームに確実にロックできるようにするものです。

図 2. 固定レートリンク (FRL)

HDMI 1.4とHDMI 2.0では、3つのレーンでデータを伝送し、1つのレーンでTMDSクロックを伝送します。FRLモードで動作している場合は、クロックチャネルでデータも伝送します。HDMI 2.1仕様では、HDMI 1.4やHDMI 2.0との後方互換が要求されるため、4番目のレーンをコンフィグレーションし、実行時にデータまたはクロックを伝送する必要があります。

FRLモードは、3レーンと4レーンにコンフィグレーションすることができます。3レーンFRLモードでは、各レーンを3Gbpsまたは6Gbpsで動作させることができます。4レーンFRLモードでは、各レーンを6Gbps、8Gbps、10Gbps、または12Gbpsで動作させることができます。

FRLモードではカテゴリー3 (Cat 3) ケーブルを使用して、良好なシグナル・インテグリティーを確保します。

図 3. HDMI Intel® FPGA IPビデオ・ストリーム・データ

上の図は、2つのデータストリームを示しています。

緑のデータストリーム - カラーデータを伝送

濃紺のデータストリーム - 補助データを伝送

表 2. ビデオデータおよび補助データ次の表に、ビデオデータと補助データの機能を示します。
データ	詳細
ビデオデータ	ビデオピクセルのパッキング表現で、ソース・ピクセル・クロックで提供されます。 TMDSの8ビットから10ビットのアルゴリズムを使用してエンコードされます。
補助データ	オーディオデータを一連の補助データパケットとともに転送します。シンクデバイスでは、補助データパケットを使用してビデオデータとオーディオデータを正しく再構築します。 TMDS Error Reduction Coding–4ビット (TERC4) エンコーディング・アルゴリズムを使用してエンコードされます。

各データストリーム・セクションの前には、ガードバンドとプリアンブルがあります。ガードバンドとプリアンブルにより、受信データストリームとの正確な同期を可能にしています。

以下の図は、ビデオデータ、ビデオデータ・イネーブル、ビデオH-SYNC、およびビデオV-SYNCの配置で、それぞれクロックあたり1、2、4、および8ピクセルの場合を示しています。

図 4. ビデオデータ、ビデオデータのValid、H-SYNC、V-SYNC (クロックあたり1ピクセル)

図 5. ビデオデータ、ビデオデータのValid、H-SYNC、V-SYNC (クロックあたり2ピクセル)

図 6. ビデオデータ、ビデオデータのValid、H-SYNC、V-SYNC (クロックあたり4ピクセル)

図 7. ビデオデータ、ビデオデータのValid、H-SYNC、V-SYNC (クロックあたり8ピクセル)

言語の選択

Intel.com サーチを使用

クイックリンク

最近の検索

高度検索

検索のみ

HDMI Intel® FPGA IPユーザーガイド

2. HDMIの概要