4.3.1.1. トランシーバー・ネイティブPHY (RX)

HDMI Intel® FPGA IPユーザーガイド

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日付 12/04/2023

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4.3.1.1. トランシーバー・ネイティブPHY (RX)

Arria Vデバイスにおけるトランシーバー・ネイティブ PHY
- TMDSビットレートを最大3,400Mbpsで動作させるには、トランシーバー・ネイティブPHYをPCS-PLD間インターフェイスで20ビット、HDMI RXコアをクロックあたり2シンボルにコンフィグレーションします。PCS-PLD間インターフェイス幅が20ビットの場合、最小リンクレートは611Mbpsです。
- TMDSビットレートを最大6,000Mbpsで動作させるには、トランシーバー・ネイティブPHYを40ビット、HDMI RXコアをクロックあたり4シンボルにコンフィグレーションします。PCS-PLD間インターフェイス幅が40ビットの場合、最小リンクレートは1,000Mbpsです。
- TMDSビットレートが最小リンクレートを下回る場合は、オーバーサンプリングが必要です。
Stratix Vデバイスにおけるトランシーバー・ネイティブ PHY
- TMDSビットレートを最大6,000Mbpsで動作させるには、トランシーバー・ネイティブPHYをPCS-PLD間インターフェイスで20ビット、HDMI RXコアをクロックあたり2シンボルにコンフィグレーションします。PCS-PLD間インターフェイス幅が20ビットの場合、最小リンクレートは611Mbpsです。

表 12. Arria VおよびStratix Vのトランシーバー・ネイティブPHY (RX) コンフィグレーション設定 (6,000Mbps)次の表は、TMDSビットレートが6,000Mbpsの場合におけるArria VおよびStratix VトランシーバーのネイティブPHY (RX) コンフィグレーション設定例を示しています。
パラメーター	設定
データパスのオプション
Enable TX datapath	オフ
Enable RX datapath	オン
Enable Standard PCS	オン
Initial PCS datapath selection	Standard
Number of data channels	3
Enable simplified data interface	オン
RX PMA
Data rate	6,000Mbps
Enable CDR dynamic reconfiguration	オン
Number of CDR reference clocks	2 ²
Selected CDR reference clock	0 ²
Selected CDR reference clock frequency	600MHz
PPM detector threshold	1,000PPM
Enable rx_pma_clkout port	オン
Enable rx_is_lockedtodata port	オン
Enable rx_is_lockedtoref port	オン
Enable rx_set_locktodata and rx_set_locktoref ports	オン
Standard PCS
Standard PCS protocol	Basic
Standard PCS/PMA interface width	10 (クロックあたり1シンボルの場合) 20 (クロックあたり2および4シンボルの場合)
Enable RX byte deserializer	20 (クロックあたり1および2シンボルの場合) オン (クロックあたり4シンボルの場合)

表 13. Arria VおよびStratix Vトランシーバー・ネイティブPHY (RX) 共通インターフェイス・ポート次の表は、Arria VとStratix Vトランシーバー・ネイティブPHY (RX) 共通インターフェイス・ポートについて説明しています。
信号	入力/出力	詳細
クロック
`rx_cdr_refclk[1:0]`	入力	RX CDR回路の入力リファレンス・クロック 250Mbpsから6,000Mbpsまでの任意の広いデータレート範囲をサポートするには、汎用コアのPLLを使用してTMDSクロックからより高いクロック周波数を取得する必要があります。より高いクロック周波数は、トランシーバーの最小データレート (611Mbpsや1,000Mbpsなど) を下回るデータレートの場合にオーバーサンプリング・ストリームを作成するために必要です。 TMDSクロックピンがトランシーバーの専用リファレンス・クロックピンに配線されている場合、作成が必要なトランシーバー・リファレンス・クロック入力は1つのみです。TMDSクロックを汎用コアPLLのリファレンス・クロックとして使用し、トランシーバーを駆動することができます。 Bitec HDMI HSMC 2.0ドーターカードを使用する場合、TMDSクロックピンはトランシーバーのシリアル・データピンに配線されます。この場合、TMDSクロックを汎用コアPLLのリファレンス・クロックとして使用するには、TMDSクロックでトランシーバーの専用リファレンス・クロックも駆動する必要があります。ビット0を汎用コアPLL出力、ビット1をTMDSクロックに接続し、選択しているCDRリファレンス・クロックを0に設定します。
`rx_std_clkout[2:0]`	出力	RXパラレルクロック出力 CDRがデータへのロックモードにコンフィグレーションされている場合、CDR回路はRXデータストリームからRXパラレルクロックを回復します。 CDRがリファレンスへのロックモードに設定されている場合、RXパラレルクロックはCDRリファレンス・クロックのミラーになります。
`rx_std_coreclkin[2:0]`	入力	RXパラレルクロックであり、RX位相補償FIFOの読み出し側を駆動します。 `rx_std_clkout` ポートに接続します。
`rx_pma_clkout[2:0]`	出力	PMAからのRXパラレルクロック (リカバリー・クロック) 出力です。未接続で維持します。
リセット
`rx_analogreset[2:0]`	入力	アクティブHigh、エッジセンシティブ、非同期リセット信号です。アサートされると、RX CDR回路、デシリアライザーをリセットします。 Transceiver PHY Reset Controller IPコアに接続します。
`rx_digitalreset[2:0]`	入力	アクティブHigh、エッジセンシティブ、非同期リセット信号です。アサートされると、RXデータパスのデジタル・コンポーネントをリセットします。 Transceiver PHY Reset Controller IPコアに接続します。
PMAポート
`rx_set_locktoref[2:0]`	入力	アサートされると、RX CDRがリファレンスへの手動ロックモードになるようにプログラムされます。リファレンスへのロックモードでは、`rx_set_locktoref` および `rx_set_locktodata` を使用してリセット・シーケンスを制御することができます。マルチレート・リコンフィグレーション・コントローラー (RX) では、オーバーサンプリング・モードが必要な場合にこのポートを1に設定します。それ以外の場合、このポートは0に設定されます。リセット・シーケンスの手動制御に関しては、Transceiver Reset Control in Arria V/Stratix V Devicesの「Transceiver Reset Sequence」を参照してください。
`rx_set_locktodata[2:0]`	入力	常に0に駆動されます。`rx_set_locktoref` が1に駆動されると、CDRは `lock-to-reference` モードにコンフィグレーションされます。それ以外の場合は、CDRは `lock-to-data` モードにコンフィグレーションされます。
`rx_is_lockedtoref[2:0]`	出力	アサートされると、CDRは入力されるリファレンス・クロックにロックされます。このポートは、`rx_set_locktoref` が1の場合にTransceiver PHY Reset Controller IPコアの `rx_is_lockedtodata` ポートに接続します。
`rx_is_lockedtodata[2:0]`	出力	アサートされると、CDRは入力されるデータにロックされます。このポートは、`rx_set_locktoref` が0の場合にTransceiver PHY Reset Controller IPコアの `rx_is_lockedtodata` ポートに接続します。
`rx_serial_data[2:0]`	入力	RX差動シリアル入力データ。
PCSポート
`unused_rx_parallel_data`	出力	未接続で維持します。
`rx_parallel_data[S310-1:0]`	出力	PCS RXパラレルデータ。注: S = クロックあたりのシンボル数
キャリブレーション・ステータスポート
`rx_cal_busy[2:0]`	出力	アサートされている場合は、初期のRXキャリブレーションが進行中であることを示します。このポートは、リコンフィグレーション・コントローラーがリセットされた場合にもアサートされます。Transceiver PHY Reset Controller IPコアに接続します。
リコンフィグレーション・ポート
`reconfig_to_xcvr[209:0]`	入力	トランシーバー・リコンフィグレーション・コントローラーからのリコンフィグレーション信号。
`reconfig_from_xcvr[137:0]`	出力	トランシーバー・リコンフィグレーション・コントローラーへのリコンフィグレーション信号。

² Bitec HDMI HSMC 2.0 ドーターカードでは、TMDSクロックピンをトランシーバー・シリアル・データピンに接続します。TMDSクロックを使用してHDMI PLLを駆動するには、TMDSクロックでトランシーバー専用リファレンス・クロック・ピンも駆動する必要があります。CDRリファレンス・クロックの数は2つあります。リファレンス・クロック1 (未使用) はTMDSクロックで駆動され、リファレンス・クロック0はHDMI PLL出力クロックで駆動されます。選択しているCDRリファレンス・クロックは0に固定されます。

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