4.3.1.10. トランシーバー・ネイティブ PHY (TX)

HDMI Intel® FPGA IPユーザーガイド

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日付 12/04/2023

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4.3.1.10. トランシーバー・ネイティブ PHY (TX)

Arria VおよびStratix Vのトランシーバー・ネイティブPHY (TX) のコンフィグレーション設定は、通常RXと同じです。

表 16. Arria VおよびStratix Vのトランシーバー・ネイティブPHY (TX) コンフィグレーション設定 (6,000Mbps)次の表は、TMDSビットレートが6,000Mbpsの場合におけるArria VおよびStratix VトランシーバーのネイティブPHY (TX) コンフィグレーション設定例を示しています。
パラメーター	設定
データパスのオプション
Enable TX datapath	オン
Enable RX datapath	オフ
Enable Standard PCS	オン
Initial PCS datapath selection	Standard
Number of data channels	4
Bonding mode	xN
Enable simplified data interface	オン
TX PMA
Data rate	6,000Mbps
TX local clock division factor	1
Enable TX PLL dynamic reconfiguration	オン
Use external TX PLL	オフ
Number of TX PLLs	1
Main TX PLL logical index	0
Number of TX PLL reference clocks	1
PLL type	CMU
Reference clock frequency	600MHz
Selected reference clock source	0
Selected clock network	xN
Standard PCS
Standard PCS protocol	Basic
Standard PCS/PMA interface width	10 (クロックあたり1シンボルの場合) 20 (クロックあたり2および4シンボルの場合)
Enable TX byte serializer	オフ (クロックあたり1および2シンボルの場合) オン (クロックあたり4シンボルの場合)

表 17. Arria VおよびStratix Vトランシーバー・ネイティブPHY (TX) 共通インターフェイス・ポート次の表は、Arria VとStratix Vトランシーバー・ネイティブPHY (TX) 共通インターフェイス・ポートについて説明しています。
信号	入力/出力	詳細
クロック
`tx_pll_refclk`	入力	TX PLLへのリファレンス・クロック入力。
`tx_std_clkout[3:0]`	出力	TXパラレルクロック出力。
`tx_std_coreclkin[3:0]`	入力	TX位相補償FIFOの書き込み側を駆動するTXパラレルクロック。 `tx_std_clkout[0]` ポートに接続します。
リセット
`tx_analogreset[3:0]`	入力	アサートされると、TX PMAのすべてのブロックがリセットされます。 Transceiver PHY Reset Controller (TX) IPコアに接続します。
`tx_digitalreset[3:0]`	入力	アサートされると、TX PCSのすべてのブロックがリセットされます。 Transceiver PHY Reset Controller (TX) IPコアに接続します。
TX PLL
`pll_powerdown`	入力	アサートされると、TX PLLがリセットされます。 Transceiver PHY Reset Controller (TX) IPコアに接続します。
`pll_locked`	出力	アサートされている場合は、TX PLLがロックされていることを示します。 Transceiver PHY Reset Controller (TX) IPコアに接続します。
PCSポート
`unused_tx_parallel_data`	入力	未接続で維持します。
`tx_parallel_data[S410-1:0]`	入力	PCS TXパラレルデータ。注: S = クロックあたりのシンボル数
PMAポート
`tx_serial_data[3:0]`	出力	TX差動シリアル出力データ。
キャリブレーション・ステータスポート
`tx_cal_busy[3:0]`	出力	アサートされている場合は、初期のTXキャリブレーションが進行中であることを示します。このポートは、リコンフィグレーション・コントローラーがリセットされた場合にもアサートされます。Transceiver PHY Reset Controller (TX) IPコアに接続します。
リコンフィグレーション・ポート
`reconfig_to_xcvr[349:0]`	入力	トランシーバー・リコンフィグレーション・コントローラーからのリコンフィグレーション信号。
`reconfig_from_xcvr[229:0]`	出力	トランシーバー・リコンフィグレーション・コントローラーへのリコンフィグレーション信号。

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