HDMI Intel® FPGA IPユーザーガイド

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ID 683798
日付 12/04/2023
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ドキュメント目次
ドキュメント目次 x
1. HDMI Intel® FPGA IPクイック・リファレンス 2. HDMIの概要 3. HDMI Intel® FPGA IPの利用開始にあたって 4. HDMIのハードウェア・デザイン例 5. HDMIのソース 6. HDMIのシンク 7. HDMIのパラメーター 8. HDMIシミ​​ュレーション例 9. レジスター 10. HDMI Intel® FPGA IPユーザーガイド・アーカイブ 11. HDMI Intel® FPGA IPユーザーガイド改訂履歴
1. HDMI Intel® FPGA IPクイック・リファレンス x
1.1. 用語と頭字語
2. HDMIの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 機能のサポート 2.4. リソース使用率
3. HDMI Intel® FPGA IPの利用開始にあたって x
3.1. インテルFPGA IPコアのインストールとライセンス 3.2. IPのパラメーターとオプションの指定
3.1. インテルFPGA IPコアのインストールとライセンス x
3.1.1. Intel® FPGA IP Evaluation Mode
4. HDMIのハードウェア・デザイン例 x
4.1. HDMIハードウェア・デザイン例 ( インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、 Agilex® 7 Fタイルデバイス) 4.2. HDMIでのHDCPデザイン例 ( インテル® Arria® 10および インテル® Stratix® 10デバイス) 4.3. HDMIハードウェア・デザイン例 (Arria VおよびStratix Vデバイス)
4.3. HDMIハードウェア・デザイン例 (Arria VおよびStratix Vデバイス) x
4.3.1. HDMIハードウェア・デザインのコンポーネント 4.3.2. HDMIハードウェア・デザインの要件 4.3.3. デザインのウォークスルー
4.3.1. HDMIハードウェア・デザインのコンポーネント x
4.3.1.1. トランシーバー・ネイティブPHY (RX) 4.3.1.2. PLL Intel FPGA IPコア 4.3.1.3. PLL Reconfig Intel FPGA IPコア 4.3.1.4. マルチレート・リコンフィグレーション・コントローラー (RX) 4.3.1.5. オーバーサンプラー (RX) 4.3.1.6. DCFIFO 4.3.1.7. シンクのDisplay Data Channel (DDC) およびStatus and Control Data Channel (SCDC) 4.3.1.8. トランシーバー・リコンフィグレーション・コントローラー 4.3.1.9. VIPのバイパスとオーディオ、補助、およびInfoFrameバッファー 4.3.1.10. トランシーバー・ネイティブ PHY (TX) 4.3.1.11. トランシーバーPHYリセット・コントローラー 4.3.1.12. オーバーサンプラー (TX) 4.3.1.13. クロックイネーブル・ジェネレーター 4.3.1.14. プラットフォーム・デザイナー・システム
4.3.1.14. プラットフォーム・デザイナー・システム x
4.3.1.14.1. HDMIビデオストリームのVIPパススルー 4.3.1.14.2. ソースのSCDCコントローラー 4.3.1.14.3. ソースのリコンフィグレーション・コントローラー
4.3.3. デザインのウォークスルー x
4.3.3.1. ハードウェアのセットアップ 4.3.3.2. デザインファイルのコピー 4.3.3.3. デザインのビルドとコンパイル 4.3.3.4. 結果の確認
4.3.3.4. 結果の確認 x
4.3.3.4.1. プッシュボタン、DIPスイッチ、およびLEDの機能
5. HDMIのソース x
5.1. ソースの機能の詳細 5.2. ソース・インターフェイス 5.3. ソースのクロックツリー 5.4. リンク・トレーニングの手順 5.5. FRLクロックスキーム 5.6. 有効なビデオデータ 5.7. Support FRL = 0の場合のソースにおけるディープカラー実装 5.8. Support FRL = 1の場合のソースにおけるディープカラー実装 5.9. 可変リフレッシュ・レート (VRR) と自動低遅延モード (ALLM)
5.1. ソースの機能の詳細 x
5.1.1. ソースのスクランブラー、TMDS/TERC4エンコーダー 5.1.2. ソース・ビデオ・リサンプラー 5.1.3. ソースのWindow of Opportunityジェネレーター 5.1.4. ソースの補助パケット・エンコーダー 5.1.5. ソースの補助パケット・ジェネレーター 5.1.6. ソースの補助データパス・マルチプレクサー 5.1.7. ソースの補助コントロール・ポート 5.1.8. ソースのオーディオ・エンコーダー 5.1.9. HDCP 1.4 TXのアーキテクチャー 5.1.10. HDCP 2.3 TXのアーキテクチャー 5.1.11. FRLパケタイザー 5.1.12. FRL文字ブロックとスーパーブロックのマッピング 5.1.13. リードソロモン (RS) 前方誤り訂正 (FEC) の生成と挿入 5.1.14. FRLスクランブラーとエンコーダー 5.1.15. ソースのFRLリサンプラー 5.1.16. TXのコア-PHY間インターフェイス 5.1.17. I2Cマスター 5.1.18. ピクセルの反復 5.1.19. AXI4-Stream to Clocked Videoコンバーター (AXI2CV) 5.1.20. AXI4-Stream to Clocked Videoコンバーター (AXI2CV) におけるリマッピング 5.1.21. Avalonメモリーマップド・デマルチプレクサー 5.1.22. HDMI TXのレジスター 5.1.23. HDMI TXの割り込み 5.1.24. TX AXI4-Stream補助ブリッジ 5.1.25. TX補助ユーザーパケット 5.1.26. TX AXI4-Stream補助アービター 5.1.27. TX AXI4-Stream補助パケタイザー 5.1.28. TX Avalon-ST補助アービター
5.1.7. ソースの補助コントロール・ポート x
5.1.7.1. ソースのGeneral Control Packet (GCP) 5.1.7.2. ソースのAuxiliary Video Information (AVI) InfoFrameビットフィールド 5.1.7.3. ソースのHDMI Vendor Specific InfoFrame (VSI)
5.1.8. ソースのオーディオ・エンコーダー x
5.1.8.1. Audio InfoFrame (AI) バンドルのビットフィールド 5.1.8.2. Audio Metadataバンドルのビットフィールド
5.1.16. TXのコア-PHY間インターフェイス x
5.1.16.1. TXオーバーサンプラー 5.1.16.2. クロックイネーブル・ジェネレーター
6. HDMIのシンク x
6.1. シンクの機能の詳細 6.2. シンク・インターフェイス 6.3. シンクのクロックツリー 6.4. リンク・トレーニングの手順 6.5. Support FRL = 0の場合のシンクにおけるディープカラー実装 6.6. Support FRL = 1の場合のシンクにおけるディープカラー実装
6.1. シンクの機能の詳細 x
6.1.1. シンクのワード・アライメントとチャネルデスキュー 6.1.2. シンクのデスクランブラー、TMDS/TERC4デコーダー 6.1.3. シンクの補助デコーダー 6.1.4. シンクにおける補助パケットのキャプチャー 6.1.5. ソースのビデオ・リサンプラー 6.1.6. シンクの補助データポート 6.1.7. シンクのオーディオデコーダー 6.1.8. Status and Control Data Channel (SCDC) インターフェイス 6.1.9. HDCP 1.4 RXのアーキテクチャー 6.1.10. HDCP 2.3 RXのアーキテクチャー 6.1.11. FRLデパケタイザー 6.1.12. シンクのFRL文字ブロックとスーパーブロックのデマッパー 6.1.13. シンクのFRLデスクランブラーとデコーダー 6.1.14. シンクのFRLリサンプラー 6.1.15. RXのコア-PHY間インターフェイス 6.1.16. I2Cスレーブ 6.1.17. I2CおよびEDID RAMブロック 6.1.18. ピクセル反復の解除 6.1.19. クロック入力型のビデオからAXI4ストリームへの (CV2AXI) リマッピング 6.1.20. Clocked Video to AXI4-Streamコンバーター (CV2AXI) 6.1.21. Avalonメモリーマップド・デマルチプレクサー 6.1.22. HDMI RXのレジスター 6.1.23. HDMI RXの割り込み 6.1.24. RX AXI4-Stream補助ブリッジ 6.1.25. RX補助パケットフィルター 6.1.26. RX補助ユーザー・パケタイザー 6.1.27. 可変リフレッシュ・レート (VRR) と自動低遅延モード (ALLM)
6.1.6. シンクの補助データポート x
6.1.6.1. シンクのGeneral Control Packet (GCP) 6.1.6.2. シンクのAuxiliary Video Information (AVI) InfoFrameビットフィールド 6.1.6.3. シンクのHDMI Vendor Specific InfoFrame (VSI)
6.1.7. シンクのオーディオデコーダー x
6.1.7.1. Audio InfoFrame (AI) バンドルのビットフィールド 6.1.7.2. Audio Metadataバンドルのビットフィールド
6.1.15. RXのコア-PHY間インターフェイス x
6.1.15.1. RXオーバーサンプラー
7. HDMIのパラメーター x
7.1. HDMIソースのパラメーター 7.2. HDMIシンクのパラメーター
8. HDMIシミ​​ュレーション例 x
8.1. シミュレーションの概要
9. レジスター x
9.1. HDMIソースのレジスター 9.2. HDMIソースのAXI2CVレジスター 9.3. HDMIシンクのレジスター 9.4. HDMIシンクのCV2AXIレジスター
9.1. HDMIソースのレジスター x
9.1.1. HDMIソースコアのレジスターの概要
9.1.1. HDMIソースコアのレジスターの概要 x
9.1.1.1. STATUS_CONTROL (0x00) 9.1.1.2. IRQ_STATUS (0x01) 9.1.1.3. IRQ_MASK (0x02) 9.1.1.4. VIDEO_FORMAT (0x03) 9.1.1.5. AVI_CONTROL (0x08) 9.1.1.6. AVI_PACKET_DATA0 (0x09) 9.1.1.7. AVI_PACKET_DATA1 (0x0A) 9.1.1.8. AVI_PACKET_DATA2 (0x0B) 9.1.1.9. AVI_PACKET_DATA3 (0x0C) 9.1.1.10. VSI_CONTROL (0x0D) 9.1.1.11. VSI_PACKET_HEADER (0x0E) 9.1.1.12. VSI_PACKET_DATA0 (0x0F) 9.1.1.13. VSI_PACKET_DATA1 (0x10) 9.1.1.14. USER_PACKET_STATUS_CONTROL (0x12) 9.1.1.15. USER_PACKET_HEADER (0x013) 9.1.1.16. USER_PACKET_DATA0 (0x014) 9.1.1.17. USER_PACKET_DATA1 (0x015) 9.1.1.18. USER_PACKET_DATA2 (0x016) 9.1.1.19. USER_PACKET_DATA3 (0x017) 9.1.1.20. USER_PACKET_DATA4 (0x018) 9.1.1.21. USER_PACKET_DATA5 (0x019) 9.1.1.22. USER_PACKET_DATA6 (0x01A) 9.1.1.23. USER_PACKET_DATA7 (0x01B) 9.1.1.24. AUDIO_INFOFRAME_CONTROL (0x20) 9.1.1.25. AUDIO_INFOFRAME_PACKET_DATA0 (0x21) 9.1.1.26. AUDIO_INFOFRAME_PACKET_DATA1 (0x22) 9.1.1.27. AUDIO_METADATA_CONTROL (0x24) 9.1.1.28. AUDIO_METADATA_PACKET_HEADER (0x025) 9.1.1.29. AUDIO_METADATA_PACKET_DATA0 (0x026) 9.1.1.30. AUDIO_METADATA_PACKET_DATA1 (0x027) 9.1.1.31. AUDIO_METADATA_PACKET_DATA2 (0x028) 9.1.1.32. AUDIO_METADATA_PACKET_DATA3 (0x029) 9.1.1.33. AUDIO_METADATA_PACKET_DATA4 (0x02A) 9.1.1.34. AUDIO_METADATA_PACKET_DATA5 (0x02B) 9.1.1.35. SCDC_FRL_CONTROL (0x031)
9.2. HDMIソースのAXI2CVレジスター x
9.2.1. HDMIソースのAXI2CVレジスターの概要 9.2.2. HDMIソースAXI2CVレジスターの説明
9.2.2. HDMIソースAXI2CVレジスターの説明 x
9.2.2.1. STATUS (0x50) 9.2.2.2. VIDEO_MODE_MATCH (0x51) 9.2.2.3. VIDEO_MODE_BANK_SELECT (0x53) 9.2.2.4. VIDEO_MODE_CONTROL (0x54) 9.2.2.5. VIDEO_MODE_SAMPLE_COUNT (0x55) 9.2.2.6. VIDEO_MODE_F0_LINE_COUNT (0x56) 9.2.2.7. VIDEO_MODE_F1_LINE_COUNT (0x57) 9.2.2.8. VIDEO_MODE_HORIZONTAL_FRONT_PORCH (0x58) 9.2.2.9. VIDEO_MODE_HORIZONTAL_SYNC_LENGTH (0x59) 9.2.2.10. VIDEO_MODE_HORIZONTAL_BLANKING (0x5A) 9.2.2.11. VIDEO_MODE_VERTICAL_FRONT_PORCH (0x5B) 9.2.2.12. VIDEO_MODE_VERTICAL_SYNC_LENGTH (0x5C) 9.2.2.13. VIDEO_MODE_VERTICAL_BLANKING (0x5D) 9.2.2.14. VIDEO_MODE_F0_VERTICAL_FRONT_PORCH (0x5E) 9.2.2.15. VIDEO_MODE_F0_VERTICAL_SYNC_LENGTH (0x5F) 9.2.2.16. VIDEO_MODE_F0_VERTICAL_BLANKING (0x60) 9.2.2.17. VIDEO_MODE_ACTIVE_PICTURE_LINE (0x61) 9.2.2.18. VIDEO_MODE_F0_VERTICAL_RISING (0x62) 9.2.2.19. VIDEO_MODE_FIELD_RISING (0x63) 9.2.2.20. VIDEO_MODE_FIELD_FALLING (0x64) 9.2.2.21. VIDEO_MODE_HORIZONTAL_SYNC_POLARITY (0x6B) 9.2.2.22. VIDEO_MODE_VERTICAL_SYNC_POLARITY (0x6C) 9.2.2.23. VIDEO_MODE_VALID (0x6D)
9.3. HDMIシンクのレジスター x
9.3.1. HDMIシンクのレジスターの概要
9.3.1. HDMIシンクのレジスターの概要 x
9.3.1.1. STATUS (0x01) 9.3.1.2. IRQ_STATUS (0x02) 9.3.1.3. IRQ_MASK (0x03) 9.3.1.4. HOTPLUG (0x04) 9.3.1.5. LINK_MODE (0x05) 9.3.1.6. VIDEO_COLOUR (0x06) 9.3.1.7. AVI_PACKET_DATA0 (0x0C) 9.3.1.8. AVI_PACKET_DATA1 (0x0D) 9.3.1.9. AVI_PACKET_DATA2 (0x0E) 9.3.1.10. AVI_PACKET_DATA3 (0x0F) 9.3.1.11. USER_PACKET_FILTER (0x10) 9.3.1.12. USER_BUFFER_STATUS_CONTROL (0x11) 9.3.1.13. USER_BUFFER_LEVEL (0x12) 9.3.1.14. USER_BUFFER_DATA (0x13) 9.3.1.15. AUX_PACKET_FILTER (0x14) 9.3.1.16. AUDIO_INFOFRAME_PACKET_DATA0 (0x21) 9.3.1.17. AUDIO_INFOFRAME_PACKET_DATA1 (0x22) 9.3.1.18. AUDIO_METADATA_PACKET_HEADER (0x25) 9.3.1.19. AUDIO_METADATA_PACKET_DATA0 (0x26) 9.3.1.20. AUDIO_METADATA_PACKET_DATA1 (0x27) 9.3.1.21. AUDIO_METADATA_PACKET_DATA2 (0x28) 9.3.1.22. AUDIO_METADATA_PACKET_DATA3 (0x29) 9.3.1.23. AUDIO_METADATA_PACKET_DATA4 (0x2A) 9.3.1.24. AUDIO_METADATA_PACKET_DATA5 (0x2B) 9.3.1.25. VSI_PACKET_DATA0 (0x2C) 9.3.1.26. VSI_PACKET_DATA1 (0x2D) 9.3.1.27. SCDC_FRL_STATUS (0x2E) 9.3.1.28. SCDC_FRL_CONTROL (0x2F)
9.4. HDMIシンクのCV2AXIレジスター x
9.4.1. HDMIシンクのCV2AXIレジスターの概要 9.4.2. HDMIシンクCV2AXIレジスターの説明
9.4.2. HDMIシンクCV2AXIレジスターの説明 x
9.4.2.1. STATUS (0x50) 9.4.2.2. ACTIVE SAMPLE COUNT (0x52) 9.4.2.3. F0_ACTIVE_LINE_COUNT (0x53) 9.4.2.4. F1_ACTIVE_LINE_COUNT (0x54) 9.4.2.5. TOTAL_SAMPLE_COUNT (0x55) 9.4.2.6. F0_TOTAL_LINE_COUNT (0x56) 9.4.2.7. F1_TOTAL_LINE_COUNT (0x57) 9.4.2.8. COLOR_PATTERN (0x5C) 9.4.2.9. CONTROL (0x64)
1. HDMI Intel® FPGA IPクイック・リファレンス
2. HDMIの概要
3. HDMI Intel® FPGA IPの利用開始にあたって
4. HDMIのハードウェア・デザイン例
5. HDMIのソース
6. HDMIのシンク
7. HDMIのパラメーター
8. HDMIシミ​​ュレーション例
9. レジスター
10. HDMI Intel® FPGA IPユーザーガイド・アーカイブ
11. HDMI Intel® FPGA IPユーザーガイド改訂履歴

6.3. シンクのクロックツリー

シンクコアではさまざまなクロックを使用します。

ロジックでは、トランシーバー・データをコアに供給する際に、3つのCDRクロック (rx_clk[2:0]) を使用します。

TMDSおよびTERC4デコードは、Support FRL パラメーターをオンにしている場合は、リンクスピード・クロック (ls_clk) またはトランシーバー・リカバリー・クロックで行われます。シンクではその後、ピクセルデータを再度サンプリングし、ビデオ・ピクセルクロック (vid_clk) でコアの出力にデータを提供します。

ピクセルデータ・クロックは、使用するビデオ形式 (HDMI仕様内) によって異なります。

図 59. シンクのクロックツリー次の図は、シンクコアでさまざまなクロックがどのように接続されているかを示しています。
HDMIシンクの場合、TMDSモードでデータを受信するには3つのレシーバーチャネル、FRLモードでデータを受信するには4つのレシーバーチャネルをインスタンス化する必要があります。
図 60. Support FRL = 1の場合のシンクのクロックツリー

Support FRL = 1の場合、トランシーバーRX CDRには2つのリファレンス・クロックがあります。

  • リファレンス・クロック0は、HDMIコネクターからのTMDSクロックで供給されます。
  • リファレンス・クロック1は、フリーランニングの100MHzクロックで提供されます (FRLモード)。

このRX CDRでは、TMDSモードとFRLモードに基づきリファレンス・クロック0とリファレンス・クロック1を切り替えます。

汎用フェーズ・ロック・ループ (GPLL) のリファレンスはトランシーバー出力クロックで、それを使用してFRL (frl_clk) クロックを生成します。vid_clk は225MHzの静的周波数に固定することができます。Support FRL = 1のデザインでは、ls_clk は必要ありません。

図 61. Support FRL = 0の場合のシンクのクロックツリー

Support FRL = 0の場合、汎用フェーズ・ロック・ループ (GPLL) のリファレンスはHDMIシンク・コネクターからのTMDSクロックです。これを使用して、トランシーバーRX CDRへのリファレンス・クロック、コアのリンクスピード・クロック (ls_clk)、およびビデオクロック (vid_clk) を生成します。このGPLLでは、TMDSモードとFRLモードに基づきリファレンス・クロック0とリファレンス・クロック1を切り替えます。

  • Support FRL = 0のデザインでは、frl_clk は必要ありません。
注: GPLLとは、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Agilex® 7 FタイルデバイスではIOPLL Intel® FPGA IPを指しています。Arria VおよびStratix VデバイスではPLL Intel® FPGA IPを指しています。
  • TMDS/FRLデータは、ls_clk (Support FRL = 0)、またはトランシーバー・リカバリー・クロック (Support FRL = 1) でコアにクロック入力されます。すべてのチャネルは同じクロックソース (GPLL CLK1) で駆動されます。
  • ビデオデータは vid_clk でコアからクロック出力されます。

TMDSモード (Support FRL = 0) において、ls_clk および vid_clk は、色深度、TMDSビットクロック比、ユーザー・オーバーサンプリング・コントロール・ビット情報、および検出されたクロックチャネル周波数帯域に基づき導出されます。

関連情報
レベル 2 の表題