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5.1. SDI IPコアの機能の説明
F-タイル 25Gイーサネット Intel FPGA IPは25G および 50G イーサネット仕様に従ってイーサネット MAC を実装します。IP コアは、フレームのカプセル化と、クライアント・ロジックとイーサネット・ネットワーク間のデータ フローを処理するイーサネット PCS および PMA (PHY) を実装します。
図 7. MAC、PCS、および PMA を備えたコFタイル 25Gイーサネット Intel FPGA IPアのクロック図
TX 方向では、MAC がパケットを組み立てて PHY に送信します。これにより、次のタスクが完了します。
- クライアントフレームを受け入れます。
- パケット間ギャップ (IPG)、プリアンブル、フレーム開始デリミタ ー(SFD)、およびパディングを挿入します。プリアンブルと SFD のソースは、IP コアがプリアンブル・パススルー・モードであるかどうかによって異なります。
- 有効な場合は CRC ビットを追加します。
- 有効な場合、統計カウンターを更新します。
PCS は MAC フレームをエンコードします。 PHY は、メディアを介してリモートエンドに信頼性の高い送信を実行します。 PCS および PMA ブロックは、F-タイルのイーサネット・ハード IP に基づいて実装されます。
RX方向では、PMAは、選択した場合、 フレームを PCS に渡し、PCS がフレームをMACに送信します。MACは次のタスクを実行します。
- CRC および不正なパケットのチェックを実行します。
- 有効な場合、統計カウンターを更新します。
- CRC、プリアンブル、SFD を除去します。
- フレームの残りの部分をクライアントに渡します。
プリアンブル・パススルー・モードでは、MAC はプリアンブルと SFD を取り出すのではなく、クライアントに渡します。 RX CRC パススルー モードでは、MAC は CRC バイトをクライアントに渡し、最後の CRC バイトと同じクロックサイクルでパケット終了信号をアサートします。