F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

ダウンロード PDF
ID 750198
日付 2/09/2023
Public
ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

8.1. TX MACレジスター

表 22.  TX MACレジスター
アドレス フィールド名 説明 リセット アクセス
0x400 TXMAC_REVID

25G TX MAC CSR の TX MAC リビジョン ID。

0x2007 2022

 RO
0x401 TXMAC_SCRATCH スクラッチレジスターはテストに使用できます。 0x0000 0000 RW
0x402 TXMAC_NAME_0

IP コア・バリエーション識別子文字列「25gMACTxCSR」の最初の 4 文字。

 0x3235 674D

RO
0x403 TXMAC_NAME_1

IP コア・バリエーション識別子文字列の次の 4 文字、「ACTx」。

 0x4143 5478

RO
0x404 TXMAC_NAME_2 IP コア・バリエーション識別子文字列の最後の 4 文字、「0CSR」。 「0」は印刷できません。 0x0043 5352

RO
0x405 LINK_FAULT

リンク障害コンフィグレーション・レジスター。次のビットが定義されています。

  • Force Remote Fault bit[3]: リンク障害生成が有効な場合、データ送信を停止し、リモート障害の送信を強制します。
  • Disable Remote Fault bit[2]: リンク障害レポートと単方向トランスポートの両方が有効な場合、コアはデータを送信しますが、リモート障害 (RF) は送信しません。このビットは、このレジスターの値が 28'hX4'b0111 の場合に有効になります。
  • Unidir Enable bit[1]: アサートされると、コアにはイーサネット・リンク上のリモート リンク障害レポートに対する第 66 条のサポートが含まれます。
  • Link Fault Reporting Enable bit[0]: 次のエンコーディングが定義されています。
    • 1'b1: 条件が満たされると、PCS はイーサネット・リンク上に適切な障害シーケンスを生成します。
    • 1'b0: PCS はフォールト・シーケンスを生成しません。
 28'hX_4'b0001 1

RW
0x407 MAX_TX_SIZE_CONFIG 最大TXフレーム長を指定します。長いフレームはオーバーサイズとみなされます。これらは送信されますが、インクリメントも行います。これらは送信されますが、CNTR_TX_OVERSIZEレジスターもインクリメントされます。

このレジスターのビット [31:16] は予約されています。

 0xXXXX 2580

RW
0x40A TXMAC_CONTROL TX MAC 制御レジスター。単一ビットが定義されています。
  • ビット[1]: VLAN 検出は無効です。このビットはデフォルトでアサート解除されており、VLAN 検出が有効であることを示します。
 30'hX2'b0X 1 RW
1 Xは「Don't Care」という意味です。
レベル 2 の表題