F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

3.2. IPコアのパラメーターとオプションの指定

25Gイーサネット Intel FPGA IPのパラメーター・エディターを使用すると、カスタムIPバリエーションのコンフィグレーションを迅速に行うことができます。次の手順に従って、IPコアのオプションとパラメーターを インテル® Quartus® Primeプロ・エディション開発ソフトウェアで指定します。
  1. インテル® Quartus® Primeプロ・エディションでFile > New Project Wizardをクリックして、新しいQuartus Primeプロジェクトを作成します。もしくは、File > Open Projectをクリックして、既存のQuartus Primeプロジェクトを開きます。ウィザードによってデバイスの指定が求められます。
  2. IP Catalog (Tools > IP Catalog) で、カスタマイズするIPコアの名前を検索してダブルクリックします。パラメーター・エディターが表示されます。
  3. カスタムIPバリエーションのトップレベルの名前を決定します。パラメーター・エディターにより、IPバリエーションの設定が <your_ip> .ip. という名前のファイルに保存されます。
  4. OKをクリックします。パラメーター・エディターが表示されます。
  5. IPタブで、IP コア・バリエーションのパラメーターを指定します。 特定の IP コア・パラメーターの詳細については、F-タイル 25G イーサネットIntel FPGA IP パラメーターを参照してください。
  6. オプションで、シミュレーション・テストベンチまたはハードウェア・デザインの例を生成するには、F-Tile Ethernet Intel FPGA Hard IP Design Example User Guide の手順に従ってください。
  7. Generate HDLをクリックして、Generationダイアログボックスを表示します。
  8. 出力ファイルの生成オプションを指定し、Generateをクリックします。IPバリエーション・ファイルが仕様に従って生成されます。
  9. Finishをクリックします。パラメーター・エディターによって、現在のプロジェクトにトップレベルの .ip ファイルが自動で追加されます。.ip ファイルをプロジェクトに手動で追加するよう求められた場合は、Project > Add/Remove Files in Projectをクリックして、ファイルを追加します。
  10. IP バリエーションの生成とインスタンス化の完了後に適切にピンを割り当て、ポートを接続します。
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