F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

ダウンロード PDF
ID 750198
日付 2/09/2023
Public
ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames 優先順位ベースのフロー制御 標準フロー制御
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

5.1.6.2. XON/XOFF Pause Frames

優先順位ベースのフロー制御

TX Flow Control Quantaレジスターで指定された休止期間で PFC XOFF フレームを送信するように25Gイーサネット Intel FPGA IPコアをトリガーするには、pause_insert_tx0およびpause_insert_tx1入力信号または TX フロー制御レジスタを更新します。有効になっているプライオリティー・キューが XOFF 状態にある場合、最小時間ギャップの後に新しい PFC フレームが送信されます。優先度ごとのキュー TX Flow Control Signal XOFF Request Hold Quantaレジスターで最小時間ギャップを指定します。 2 つの連続する PFC フレーム間の最小時間ギャップは、1 ポーズ クォンタムまたは 512 ビット時間です。PFCフレーム送信は、有効になっているすべてのプライオリティー・キューのPFCインターフェイスがPFCフレームを要求していない場合に終了します。

有効なプライオリティー・キューで XOFF から XON に移行すると、IP コアがトリガされ、関連付けられたプライオリティー・キューに対してポーズ クォンタが 0 の PFC フレームが送信されます。 IP コアは単一の XON フロー制御フレームを送信します。まれに、XON フレームが失われたり破損したりしても、リモートパートナーは送信を再開できるはずです。リモートパートナーは、前の XOFF フロー制御フレームで指定された期間または一時停止量子の値が期限切れになった後に送信を再開します。

標準フロー制御

標準のフロー制御の場合、IP コアは PFC フレームの代わりに一時停止フレームを送信します。送信動作は同じです。

IP コアが標準フロー制御モードにあり、一時停止フレームを受信すると、IP コアはすぐに、または次のフレーム境界で TX クライアント・データの処理を停止します。次の条件がすべて満たされると、クライアントのデータ送信が再開されます。

  • 一時停止クォンタで指定された時間が経過しましたが、新しいクォンタ値はありません。
  • 一時停止期間が 0 の有効な一時停止フレームが受信されました。

関連するTX Flow Control Enableレジスタービットが XON および XOFF フロー制御を無効にするように設定されている場合、一時停止フレームは効果がありません。

レベル 2 の表題