F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース ローカル障害(LF) リモート障害（RF） リンクステータス信号 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

5.1.4. リンク障害シグナリング・インタフェース

リンク障害信号はリンクの健全性を反映します。これは、リモート・イーサネット・デバイスの調整サブレイヤー (RS) とローカルのイーサネット・デバイス RS の間で動作します。リンク障害モジュールはフレーム間期間中にステータスを通信します。

リンク障害信号を有効にするには、パラメーター・エディターでEnable link fault generationをオンにします。双方向障害シグナリングの場合、IP コアは、LINK_FAULTコンフィギュレーション・レジスター設定に基づいて IEEE 802.3ba 10G Ethernet StandardおよびClause 46で定義されている機能を実装します。

単方向障害シグナリングの場合、Clause 66 of the IEEE 802.3-2012 Ethernet Standardを実装します。
図 13. リンク障害ブロック図

ローカル障害(LF)

イーサネット PHY サブレイヤは、リンクの信頼性を低下させる障害を検出すると、RS にローカル障害状態を通知します。単方向が有効になっていない場合、コアはClause 46に従います。 RS は MAC データの送信を停止し、TX データパス上でリモート障害ステータスを継続的に生成します。ローカル障害が検出されると、RX PCS は MII データを変更し、ローカル障害シーケンスのオーダード セットを送信するように制御します。以下の設定およびステータスに基づくリンク障害シグナリングを参照してください。

RX PCS は、次の状況ではリンク障害を認識できません。

  • RX PCSは現在デスキューされていません。
  • ビット誤り率 (BER) が高い。

リモート障害（RF）

単方向が有効になっていない場合、コアはClause 46に従います。RS がリモート障害ステータスを受信すると、TX データパスは MAC データの送信を停止し、アイドル制御文字を継続的に生成します。 RS が障害ステータス メッセージの受信を停止すると、通常の動作に戻り、MAC クライアント データを送信します。以下の設定およびステータスに基づくリンク障害シグナリングを参照してください。

リンクステータス信号

MAC RX は 2 つのリンク障害信号を生成します。local_fault_statusおよびremote_fault_status。
注: これらの信号は、リンク障害コンフィギュレーション・レジスターの設定に関係なく、リンクのステータスを反映するリアルタイムステータス信号です。
このレジスターは、Enable link fault generationをオンにした場合にのみ生成されます。MAC TX インターフェイスは、追加のリンク障害シグナリングにリンク障害ステータス信号を使用します。
表 10.  構成とステータスに基づいたリンク障害信号送信 LINK_FAULTレジスターの詳細については、「TX MAC レジスター」を参照してください。
LINK_FAULT Register (0x405) リアル・タイム・リンク・ステータス 設定されたTX動作 コメント
ビット0 ビット3 ビット1 ビット2

受信したLF

受信したRF

TXデータ

TX

1'b0 Don't care Don't care Don't care Don’t care Don’t care On Off

TX でのリンク障害信号を無効にします。

RX は引き続きリンク ステータスを報告します。

TX 側リンク障害信号がリンク上で無効になっています。

TX データとアイドル状態。
1'b1 1'b1 Don't care Don't care Don't care Don't care Off On

RFを強制します。

TX: データを停止します。RFのみを送信します。
1'b1 1'b0 1'b1 1'b1 Don't care Don't care On Off

Unidir: 下位互換性があります。

TX: データを送信し、アイドル状態になります。RFはありません。
1'b1 1'b0 1'b1 1'b0 1'b1 1'b0 On On

Unidir: LF を受信しました。

TX: パケットと RF の終了後にデータを 1 列 IDLE で送信します。
1'b1 1'b0 1'b1 1'b0 1'b0 1'b1 On Off

Unidir: RFを受信しました。

TX: データを送信し、アイドル状態になります。RFはありません。
1'b1 1'b0 1'b1 1'b0 1'b0 1'b0 On Off

Unidir:リンク障害なし

TX: データを送信し、アイドル状態になります。RFはありません。
1'b1 1'b0 1'b0 Don't care 1'b1 1'b0 Off On

Bidir: LF を受信しました。

TX: データを停止します。RFのみを送信します。
1'b1 1'b0 1'b0 Don't care 1'b0 1'b1 Off Off

Bidir: RF を受信しました。

TX: データを停止します。アイドルのみ。RFはありません。
1'b1 1'b0 1'b0 Don’t care 1'b0 1'b0 On Off

Bidir:リンク障害なし

TX: データを送信し、アイドル状態になります。 RFはありません。

このとき、F-タイル25Gイーサネット Intel FPGA IP コアは、受信した非ゼロの 4 ビット順序セット タイプをエラーとして認識しません。

レベル 2 の表題