F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

7.2. ユーザーロジックに対するRX MACインターフェイス

RX MAC は FPGA ファブリックに Avalon® ストリーミング・インターフェイスを提供します。データパスは単一の 64 ビット ワードで構成されます。
表 13.   Avalon® Streaming RXインターフェイスすべてのインターフェイス信号のクロッキングは、i_clk_tx クロックにより行われます。

信号

入力/出力

説明
clk_rxmac 出力 RX MAC のクロック。受信データから復元されました。このクロックは次の場合に安定していることが保証されます。 rx_pcs_ready とアサートされています。このクロックの周波数は 390.625 MHz です。 すべての RX MAC インターフェイス信号はclk_rxmacと同期します。。
l1_rx_data[63:0] 出力

MAC からのデータ出力。ビット[63]はMSB、ビット[0]はLSBです。 バイトは通常の左から右の順序で読み取られます。IPコアによってバイト順が逆になり、イーサネット規格の要件が満たされます。
l1_rx_valid 出力 アサートされると、l1_rx_data[63:0]が有効なデータを駆動していることを示します。

Enable RS-FECをオフにすると、IP コアは、同じパケットのl1_tx_startofpacketと l1_tx_endofpacket のアサートの間にこの信号を継続的にアサートします。 ただし、Enable RS-FECをオンにすると、IP コアはアライメント・マーカー・サイクル中に IDLE サイクルを駆動します。

l1_rx_startofpacket 出力

アサートされると、フレームの最初のバイトを示します。
l1_rx_endofpacket 出力 アサートされると、フレーム・チェック・シーケンス (FCS) の前のフレームの最後のデータ バイトを示します。 CRC パススルー・モードでは、これは FCS の最後のバイトです。パケットは任意のバイト位置で終了できます。
l1_rx_empty[2:0] 出力 l1_rx_endofpacketがアサートされたときの空のバイト数を指定します。

パケットは任意のバイト位置で終了できます。空のバイトは下位バイトです。
l1_rx_error[5:0] 出力

l1_rx_endofpacketと同じサイクルでアサートされた場合、現在のパケットをエラー パケットとして扱う必要があることを示します。l1_rx_errorの 6 ビットは、次のエラーを指定します。

  • l1_rx_error[5]: 未使用。
  • l1_rx_error[4]: ペイロード長エラー。 長さフィールドが 1535 バイト (0x600 バイト) 未満の場合、受信したペイロード長はペイロード長フィールドで通知されている長さよりも短くなります。
  • l1_rx_error[3]：特大フレーム。 フレームサイズが MAX_RX_SIZE_CONFIGレジスターで指定された値を超えています。
  • l1_rx_error[2]: アンダーサイズのフレーム。フレームサイズが64バイト未満です。 フレームサイズ = ヘッダー サイズ + ペイロードサイズ。
  • l1_rx_error[1]: CRCエラー。 計算された CRC 値は、受信した CRC とは異なります。
  • l1_rx_error[0]: 不正なパケット。 パケットは非終了制御文字で終了します。 このビットがアサートされると、l1_rx_error[1]もアサートされます。
l1_rxstatus_valid 出力 アサートされると、o_rxstatus_data が有効なデータを駆動していることを示します。
l1_rxstatus_data[39:0] 出力

受信フレームに関する情報を指定します。次のフィールドが定義されます。

  • [ビット39]: アサートされるとPFCフレームを示します。
  • [ビット38]: アサートされるとVLANフレームを示します。
  • [ビット37]: アサートされるとVLANフレームを示します。
  • [ビット36]: アサートされるとVLANフレームを示します。
  • [ビット35] : アサートされるとPAUSEフレームを示します。
  • [ビット34]: アサートされるとVLANフレームを示します。
  • [ビット33]: アサートされるとVLANフレームを示します。
  • [ビット32]: アサートされるとスタックVLANフレームを示します。
  • ビット[31:16]: 宛先アドレスの最初のバイトから FCS の最後のバイトまでのフレーム長を指定します。
  • ビット[15:0]: ペイロードの長さを指定します。
jesd204_rx_pcs_data_valid[FCQN-1:0] 出力 この信号は、パラメーター・エディターで Enable flow controlをオンにしている場合に使用できます。 pause_receive_rx[FCQN-1:0]の各ビットは、対応するキューが一時停止されていることを示します。
図 20. 25G イーサネットIntel FPGA IP MAC からクライアントAvalonストリーミング・インターフェイスへ L1_rx_data の受信順序は最上位バイトから最下位バイトです。 宛先アドレスの最初のバイトがオンです このタイミング図ではl1_rx_data[63:56] 、 0xfbe4...です。
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