F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

4. F-タイル25Gイーサネット Intel FPGA IPパラメーター

25Gイーサネット Intel FPGA IPのパラメーター・エディターのパラメーターを設定して、25Gイーサネット Intel FPGA IPバリエーションや、シミュレーションおよびハードウェアのデザイン例のコンフィグレーションを行うことができます。

パラメーター・エディターには、サンプルデザイン タブが含まれます。このタブの詳細については、F-タイル25G イーサネットIntel FPGA IP デザインサンプルのユーザーガイドを参照してください。

表 9.  IPコアのパラメーター
パラメーター 範囲 デフォルト設定 詳細
汎用オプション
Ready Latency 0、3 0

TXクライアント・インターフェイス上のreadyLatency値を選択します。readyLatencyは、 Avalon® ストリーミング・インターフェイスのプロパティーです。これによって定義される遅延クロックサイクル数は、IPコアによる o_tx_ready 信号のアサートからIPコアによるTXクライアント・インターフェイス上のデータの受け入れが可能なクロックサイクルまでです。 Avalon® インターフェイスの仕様を参照してください。

より長いレイテンシー (より大きな数) を選択すると、タイミング・クロージャーが容易になります。ただし、MAC+PCSのバリエーションではTXデータパスのレイテンシーが増加します。

readyLatencyを3に設定し、標準フロー制御をオンにすると、IP コアがバックプレッシャーされている間、IP コアでデータが遅延する可能性があります。
Core Variant MAC+PCS+PMA, MAC+PCS+PMA IP コア バリエーションに含めるプライマリー・ブロックを選択します。
  • MAC+PCS+PMA- IP コアは、MAC、PCS、および PMA プロトコル層の機能を使用して生成されます。
PCS/PMAオプション
Enable RS-FEC Enabled, Disabled Disabled 有効にすると、IP コアはリードソロモン前方誤り訂正 (FEC) を実装します。
Flow Controlオプション
Enable flow control Enabled, Disabled Disabled 有効にすると、IP コアはフロー制御を実装します。いずれかのリンク パートナーで輻輳が発生すると、それぞれの送信制御がポーズ フレームを送信します。TX Flow Control RegistersおよびRX Flow Control Registersのレジスター設定は、IP コアが標準フロー制御を実装するか優先順位ベースのフロー制御を実装するかなど、フロー制御の動作を制御します。

標準のフロー制御をオンにして、readyLatencyを3に設定すると、IP コアがバックプレッシャーされている間、IP コアでデータが遅延する可能性があります。
Number of PFC queues 1–8 8 フロー制御の管理に使用されるキューの数を指定します。
MACオプション
リンク障害レポートのイネーブル Enabled, Disabled Disabled 有効にすると、IP コアは、 IEEE 802.3-2012 イーサネットの IEEE 標準で定義されているリンク障害シグナリングを実装します。。 MAC には、ローカルおよびリモートの障害を管理する調整サブレイヤー (RS) が含まれています。有効にすると、ローカル RS TX ロジックは、ローカル障害の場合にリモート障害シーケンスを送信でき、リモート障害の場合に IDLE 制御ワードを送信できます。
Enable preamble passthrough Enabled, Disabled Disabled オンにすると、IPコアは、RXおよびTXプリアンブル・パススルー・モードになります。RXプリアンブル・パススルー・モードでは、IPコアは、プリアンブルおよびSFDをイーサネット・パケットから取り除くのではなく、クライアントに渡します。TXプリアンブル・パススルー・モードでは、クライアントはイーサネット・フレーム内で送信されるプリアンブルを指定します。
Enable TX CRC passthrough Enabled, Disabled Disabled 有効にすると、TX MAC は送信フレームに CRC-32 チェックサムを挿入しません。パス・スルー・モードでは、クライアントはフレーム・チェック・ シーケンス (FCS) を含む少なくとも 64 バイトのフレームを提供する必要があります。無効にすると、TX MAC は 32 ビット FCS を計算して TX MAC フレームに挿入します。

このパラメーターは、オンの場合は使用できません。 IEEE 1588 を有効にする。

Enable MAC statistic counters Enabled, Disabled Enabled 有効にすると、IP コアには TX および RX トラフィックの特徴を示す統計カウンターが含まれます。
Configuration, Debug and Extension Options
リファレンス・クロック周波数 156.25 156.25 トランシーバーのCDR基準クロック入力の周波数を MHz 単位で指定します。
関連情報
レベル 2 の表題