F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

5.1.6. フロー制御

フロー制御により、ローカルまたはリモートのリンクパートナーでの輻輳が軽減されます。いずれかのリンクパートナーで輻輳が発生すると、それぞれの送信制御がポーズ フレームを送信します。 XOFF 一時停止フレームはリモート送信機を停止します。XON 一時停止フレームを使用すると、リモート・トランスミッターはデータ送信を再開できます。25Gイーサネット Intel FPGA IP コアは、標準および優先ベースのフロー制御 (PFC) 制御フレームの両方をサポートします。
図 14. フロー制御モジュールの概念概要フロー制御モジュールは、クライアントロジックと TX および RX MAC の間のバッファとして機能します。

Standard Flow Control (Pause Frame Flow Control):
  • 有効な一時停止フレームを受信すると、次のクライアント・フレームの送信を禁止します。
Priority-based Flow Control (PFC):
  • PFC フレーム送信は優先順位ベースの調停方式に従い、外部ダウンストリーム・ロジックの使用のためにフレームタイプの指示が提供されます。
  • クライアントから有効な PFC フレームを受信したときに、キューごとのクライアント・フレーム送信を禁止します。キューごとの PFC 一時停止クォンタ継続時間インジケーターを含みます。
フロー制御には次の機能が含まれます。
機能 標準フロー制御 Priority-based Flow Control (PFC)
生成と送信
Programmable 1-bit or 2-bit XON/XOFF request mode Supported サポートあり
In 2-bit request mode, programmable selection of register or signal-based control サポートあり サポートあり
Programmable destination and source addresses サポートあり サポートあり
Programmable pause quanta サポートあり サポートあり
Programmable per-queue XOFF frame separation — サポートあり
受信とデコード
Programmable destination address for filtering incoming pause and PFC frames サポートあり サポートあり
Configurable enable, directing the IP core to ignore incoming flow control frames Supported サポートあり
Per-queue client frame transmission pause duration indicator — Supported
注意:
25Gイーサネット Intel FPGA IPコアは、Ready Latencyパラメーターのいずれかの値のフロー制御機能をサポートします。ただし、標準のフロー制御では、このパラメーターの値 3 を選択すると、データ遅延が発生する可能性があります。 IP コアの送信がフロー制御により停止した場合、IP コアはユーザー・データ・パケットを内部バッファに保持したままになる可能性があります。この問題は、優先順位ベースのフロー制御では発生しません。

セクションの内容
TXポーズ/PFCフロー制御フレーム送信要求
XON/XOFF Pause Frames

レベル 2 の表題