F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

3.4. 生成ファイルの構造

インテル® Quartus® Primeプロ・エディション開発ソフトウェアにより、次のIPコア出力ファイル構造が生成されます。
図 5. IPコアにより生成されるファイル
表 8.  IPコアにより生成されるファイル

ファイル名

説明
<your_ip>.ip

プラットフォーム・デザイナーシステムまたはトップレベルのIPバリエーション・ファイルです。<your_ip> は、お使いのIPバリエーションの名前です。

<system>.sopcinfo

プラットフォーム・デザイナー・システムでの接続およびIPコンポーネントのパラメーター化について記述します。IPコンポーネント用ソフトウェア・ドライバーの開発時に、内容を解析して要件を取得します。

Nios® II Gen 2ツールチェーンなどのダウンストリーム・ツールでこのファイルを使用します。.sopcinfo ファイルおよびsystem.h ファイルは、 Nios® II Gen 2ツールチェーン用に生成され、各スレーブにアクセスする各マスターに対するアドレスマップ情報が含まれます。特定のスレーブ・コンポーネントにアクセスするためのアドレスマップはマスターによって異なる場合があります。

<your_ip>.cmp VHDL コンポーネント宣言 (.cmp) ファイルは、VHDL デザイン ファイルで使用できるローカルのジェネリック定義とポート定義を含むテキストファイルです。

この IP コアはVHDLをサポートしていません。しかし インテル® Quartus® Primeソフトウェアによってこのファイルが生成されます。

<your_ip>.html

接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリーマップ、およびパラメーター・アサインメントを含むレポートです。
<your_ip>_generation.rpt IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成時のメッセージのまとめです。
<your_ip>.qgsimc インクリメンタル再生成をサポートするシミュレーション・パラメーターを一覧表示します。
<your_ip>.qgsynthc インクリメンタル再生成をサポートする合成パラメーターを一覧表示します。
<your_ip>.qip

インテル® Quartus® Primeプロ・エディション開発ソフトウェアでIPコンポーネントを統合してコンパイルするために必要な、IPコンポーネントに関するすべての情報が含まれています。

<your_ip>.csv IPコンポーネントのアップグレード・ステータスに関する情報を含みます。

<your_ip>.bsf

インテル® Quartus® Primeプロ・エディションの.bdf（Block Diagram Files）で使用する、.bsf（Block Symbol File）表記のIP バリエーションです。

<your_ip>.spd

サポートされるシミュレーター用のシミュレーション・スクリプトを ip-make-simscript で生成するために必要な入力ファイルです。.spd ファイルには、シミュレーション用に生成されたファイルのリスト、およびユーザーが初期化できるメモリーの情報が含まれています。

<your_ip>.ppf Pin Planner File (.ppf) には、IPコンポーネントのポートとノードのアサインメントが格納されています。これをPin Plannerで使用します。
<your_ip>_bb.v Verilogブラックボックス (_bb.v) ファイルは、空のモジュール宣言として使用し、ブラックボックスとして使用できます。
<your_ip>_inst.v または _inst.vhd HDL インスタンス化テンプレートの例。このファイルの内容をコピーして HDL ファイルに貼り付けて、IP バリエーションをインスタンス化できます。

ただし、 インテル® Quartus® Primeプロ・エディションソフトウェアは_inst.vhdファイルを生成します。

<your_ip>.regmap IPにレジスター情報が含まれている場合、.regmap ファイルが生成されます。.regmap ファイルでは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルでは、.sopcinfo ファイルを補完するために、システムに関するより詳細なレジスター情報を提供しています。これにより、System Consoleでのレジスター・ディスプレイ表示およびユーザーによるカスタマイズ可能な統計情報が可能になります。
<your_ip>.svd

ハード・プロセッサー・システム (HPS) System Debugツールで、Platform Designerシステム内でHPSに接続しているペリフェラルのレジスターマップが表示できるようにします。

合成中、System Consoleマスターに表示されるスレーブ・インターフェイスの .svd ファイルは、デバッグセクションの .sof ファイルに格納されます。System Consoleでは、このセクションを読み出し、プラットフォーム・デザイナーでは、そのクエリーをレジスターマップ情報に対して実行します。システムスレーブの場合は、プラットフォーム・デザイナーによるレジスターへのアクセスは名前で行われます。

synth/ <your_ip>.v もしくは < synth/ <your_ip>.vhd トップレベルのIP合成 合成用に各サブモジュールまたは子 IP コアをインスタンス化する HDL ファイル。

この IP コアは VHDL をサポートしていません。しかし インテル® Quartus® Primeソフトウェアによってこのファイルが生成されます。

sim/<your_ip>.v or .vhd

HDLファイル。各サブモジュールまたは子IPコアを合成またはシミュレーション向けにインスタンス化します。

この IP コアは VHDL をサポートしていません。しかし インテル® Quartus® Primeプロ・エディションソフトウェアによってこのファイルが生成されます。

sim/ mentor/

ModelSim スクリプトである msim_setup.tcl が含まれています。これによりシミュレーションを設定、実行します。

sim/ aldec/

シミュレーションの設定および動作のためにRiviera-PRO スクリプトであるrivierapro_setup.tcl を含みます。

sim/ synopsys/vcs/

sim/ synopsys/vcsmx/

シェルスクリプトであるvcs_setup.shが含まれています。これによりVCS® シミュレーションを設定、実行します。

VCS MX® シミュレーションの設定および動作のためのシェルスクリプトであるvcsmx_setup.shおよびsynopsys_sim.setupファイルを含みます。

sim/xcelium

シェルスクリプトであるncsim_setup.sh 、およびその他の設定ファイルが含まれています。これによりXceliumシミュレーションを設定、実行します。

<child IP cores>/ 生成されたそれぞれの子IPコア・ディレクトリーに対して、プラットフォーム・デザイナーによって synth/ および sim/ サブディレクトリーが生成されます。
関連情報
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