| 2020.12.21 |
20.1 |
readyLatencyのリファレンスを、固定レイテンシーでのパイプライン読み出し転送セクション内の正しいreadLatencyパラメーターに変更しました。 |
| 2020.05.26 |
20.1 |
readyLatencyおよびreadyAllowanceを使用するデータ転送のセクションで、図27のタイミング図に説明をさらに追加しました。 |
| 2020.05.07 |
20.1 |
Avalon® Memory Mappedインターフェイス信号の役割のセクションで、writeresponsevalid信号のタイミングに関する動作を明確にしました。 Avalon® ストリーミング・インターフェイス信号の役割のセクションで、dataおよびempty信号のバス幅を更新しました。 |
| 2020.04.13 |
20.1 |
Avalon® ストリーミング・クレジット・インターフェイスの章を追加しました。 |
| 2020.01.03 |
18.1 |
burstOnBurstBoundariesインターフェイス・プロパティーの定義を訂正しました。Trueの場合、バーストは最大バーストサイズの倍数で開始する必要があります。 |
| 2019.10.08 |
18.1 |
symbolsPerBeatへのリファレンスを削除しました。これは非推奨のパラメーターです。 データのレイアウトの項に注記を追加し、Avalonストリーミング・インターフェイスがビッグエンディアンとリトルエンディアンの両方のモードをサポートすることを明確にしました。 |
| 2019.10.03 |
18.1 |
固定レイテンシーでのパイプライン読み出し転送の項で、固定レイテンシーを指定するプロパティーを訂正しました。readWaitTimeプロパティーではなく、readyLatencyプロパティーがこの値を指定します。 |
| 2018.09.26 |
18.1 |
書き込みバーストのセクションに、byteenableがすべて0の書き込みは、Avalon-MMスレーブに有効なトランザクションとして渡されるという内容を追加しました。 |
| 2018.09.24 |
18.1 |
Avalon Memory Mappedインターフェイス信号の役割に、連続するバイトイネーブルのサポートを追加しました。 |
| 2018.05.22 |
18.0 |
次の変更を行いました。
- Avalon-STインターフェイスのプロパティーの表で、beatsPerCycleのデフォルト値を訂正しました。デフォルト値は1です。
- Avalon-STインターフェイスのプロパティーの表で、beatsPerCycleの正当な値を追加しました。正当な値は1、2、4、8です。
- 軽微な誤りと誤記を訂正しました。
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| 2018.05.07 |
18.0 |
次の変更を行いました。
- readyAllowanceパラメーターのサポートを追加しました。
- バックプレッシャーを使用するデータ転送の項を更新し、readyAllowanceパラメーターのサポートを導入しました。
- 軽微な誤りと誤記を訂正しました。
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| 2018.03.22 |
17.1 |
次の変更を行いました。
- Waitrequestを使用する読み出しおよび書き込み転送のタイミング図で次の内容を変更しました。
- readdatavalid信号を削除しました。この信号は、waitrequest使用時に関係ありません。
- 番号4のreaddataおよびresponseを1サイクル進めました。
- read信号を番号1と揃えました。
- waitrequestAllowanceプロパティーを使用する転送のセクションを拡大しました。より複雑なタイミング図を提供しています。
- 読み出しバーストセクションの内容を更新しました。burstcount > 1の読み出しの場合、インテルでは、byteenableをすべてアサートすることを推奨しています。
- waitrequestAllowanceが2に等しい - 非推奨のケースの項の内容を充実させました。タイミング図を訂正しました。データは、クロックサイクル11から2サイクルの間安定して維持される必要があります。
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| 2017年11月 |
17.1 |
次の変更を行いました。
- 読み出しバーストの内容を次のように更新しました。
- 「マスターがスレーブに直接接続している場合、burstcountの <n> は、スレーブから <n> ワードのreaddataを戻してバーストを完了させる必要があることを意味します」の内容に説明を加えました。この内容は、マスターが直接スレーブに接続している場合に当てはまります。インターコネクトでマスターとスレーブを繋いでいる場合は、当てはまらないことがあります。
- 読み出しバーストの説明から、「読み出しバーストコマンドで提供されるbyteenableは、バーストのサイクルすべてに適用されます」の部分を削除しました。この内容は、現在該当しません。ただし、インテルでは、burstcount > 1の読み出しの場合、byteenableをすべてアサートすることを推奨しています。
- パイプライン転送のセクションから、書き込み転送をパイプラインにすることはできませんの一文を削除しました。書き込みは、writeresponsevalid信号を使用してパイプライン化することができます。
- Avalon-MMの読み出しおよび書き込み応答のタイミング図のセクションで、読み出しおよび書き込み応答の説明を追加しました。
- reset_req信号の説明を更新しました。
- irqの幅を1ビットから1から32ビットに変更しました。 インテル® Quartus® Primeプロ・エディションおよび インテル® Quartus® Primeスタンダード・エディションは、割り込みベクトルをサポートします。
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| 2017年5月 |
Quartus® Prime Pro v17.1 Stratix® 10 ES Editions |
次の変更を行いました。
- 次のインターフェイス・プロパティーのパラメーターを追加しました。
- waitrequestAllowanceパラメーターは、高速動作をサポートします。このパラメーターは、Avalon-MMインターフェイスで利用することができます。このパラメーターを使用する際のタイミング図を追加しました。
- minimumResponseLatency パラメーターは、Avalon-MMインターフェイスのタイミング・クロージャーを容易にします。このパラメーターを使用する際のタイミング図を追加しました。
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| 2015年12月 |
15.1 |
次の変更を行いました。
- empty信号の幅を最大8ビットから最大5ビットに変更しました。
- reset_req信号の定義を更新しました。
- 2サイクルの固定レイテンシーでのパイプライン読み出し転送のタイミング図からreaddatavalid信号を削除しました。この信号は、固定レイテンシーでの転送には該当しません。
- empty信号を定義する計算式を訂正しました。
- 可変レイテンシーでのパイプライン読み出し転送のタイミング図で次の内容を変更しました。
- read信号のデアサートをサイクル9に移動しました。
- サイクル9で、waitrequestをドントケアに変更しました。
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| 2015年3月 |
14.1 |
図1-1の誤記を訂正しました。 |
| 2015年1月 |
14.1 |
次の変更を行いました。
- アドレス・アライメントの例を明確にしました。Avalon-MMのマスターとスレーブ・インターフェイスの幅は異なります。
- 可変レイテンシーでのパイプライン読み出し転送の内容を更新しました。タイミングの番号2をクロックの立ち上がりエッジに合わせて訂正しました。
- 2サイクルの固定レイテンシーでのパイプライン読み出し転送の内容を更新しました。
- beatsPerCycleプロパティーの使用について明確にしました。
- ラインでラップされるバーストのアドレス範囲を訂正しました。64バイトのバーストの正しいアドレス範囲は、0x0–0x1Cではなく0x0–0x3Cです。
- トライステート・コンジットにおける調停のタイミングで、図の説明を次のように訂正しました。
- トライステート・コンジットのスレーブがgrantをアサートします。トライステート・コンジットのマスターではありません。
- 最終grantは、サイクル8ではなくサイクル9で発生します。
- 非推奨の信号に関する付録を追加しました。
- 読み出しのresponse信号を追加しました。
- クロック信号タイプとリセット信号タイプの定義を更新しました。
- クロックシンクのプロパティーの定義を訂正しました。
- リセット・ソース・インターフェイスのsynchronousEdgesの定義を訂正しました。
- Avalon-MMのresponse信号のタイプについて明確にしました。
- emptyの定義を更新しました。この信号は、emptyWithinPacketがTrueであるとして解釈する必要があります。
- 明確さと統一性を維持するための編集を行いました。
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| 2014年6月 |
14.0 |
- Avalon-MM信号の表で、begintransfer、readdatavalid、readdatavalid_nを更新しました。
- Waitrequestを使用する読み出しおよび書き込み転送の図を更新しました。
- 書き込みのデアサートをサイクル6に移動しました。
- readdatavalidおよびreaddataのアサートをサイクル4に移動しました。
- 可変レイテンシーでのパイプライン読み出し転送の図を更新しました。
- data1のアサートをサイクル5の直後に移動し、data2のアサートをサイクル6に移動しました。
- readdatavalidのアサートを移動し、data1およびdata2に一致させています。
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| 2014年4月 |
13.01 |
Avalon Memory-Mappedインターフェイスの章で、Waitrequestを使用する読み出しおよび書き込み転送を訂正しました。 |
| 2013年5月 |
13.0 |
次の変更を行いました。
- Avalon Memory-Mappedインターフェイスで軽微な更新を行いまいした。
- Avalonストリーミング・インターフェイスで軽微な更新を行いました。
- Avalonコンジット・インターフェイスを更新し、Avalonコンジット・インターフェイスでサポートされる信号の役割を説明しています。
- Avalonトライステート・コンジット・インターフェイスの章で、 共有ピンのタイプの図を更新しました。
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| 2011年5月 |
11.0 |
Avalonインターフェイスの仕様書初版 |