インテルのみ表示可能 — GUID: uob1486763646552
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3.5.6.2.1. readdatavalidまたはwriteresponsevalidを使用している際のminimumResponseLatencyのタイミング図
readdatavalidまたはwriteresponsevalidを使用しているインターフェイスの場合、デフォルトの1サイクルのminimumResponseLatencyでは、Avalon-MMマスターでタイミングを収束することが困難になる場合があります。
以下のタイミング図は、minimumResponseLatencyが1サイクルまたは2サイクルの場合の動作を示しています。これらのタイミング図で示されているとおり、実際の応答のレイテンシーは、最小許容値よりも大きくなる場合があることに注意してください。
図 17. minimumResponseLatencyが1サイクルに等しい場合
図 18. minimumResponseLatencyが2サイクルに等しい場合
互換性
minimumResponseLatencyが同じインターフェイスでは、適応なしで相互運用が可能です。マスターのminimumResponseLatencyがスレーブよりも大きい場合、パイプライン・レジスターを使用してその差を補正します。パイプライン・レジスターにより、スレーブからのreaddataが遅延します。スレーブのminimumResponseLatencyがマスターよりも大きい場合、それらのインターフェイスは適応なしで相互運用可能です。