Avalon® インターフェイスの仕様書

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ID 683091
日付 12/21/2020
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ドキュメント目次
ドキュメント目次 x
1. Avalon® インターフェイスの仕様書の概要 2. Avalon® のクロック・インターフェイスとリセット・インターフェイス 3. Avalon® Memory-Mappedインターフェイス 4. Avalon® 割り込みインターフェイス 5. Avalon® ストリーミング・インターフェイス 6. Avalon® ストリーミング・クレジット・インターフェイス 7. Avalon® コンジット・インターフェイス 8. Avalon® トライステート・コンジット・インターフェイス A. 非推奨の信号 B. Avalon® インターフェイスの仕様書の改訂履歴
1. Avalon® インターフェイスの仕様書の概要 x
1.1. Avalon® のプロパティーとパラメーター 1.2. 信号の役割 1.3. インターフェイスのタイミング 1.4. 例: システムのデザインにおける Avalon® インターフェイス
2. Avalon® のクロック・インターフェイスとリセット・インターフェイス x
2.1. Avalon® クロックシンクの信号の役割 2.2. クロックシンクのプロパティー 2.3. 関連するクロック・インターフェイス 2.4. Avalon® クロックソースの信号の役割 2.5. クロックソースのプロパティー 2.6. リセットシンク 2.7. リセット・シンク・インターフェイスのプロパティー 2.8. 関連するリセット・インターフェイス 2.9. リセットソース 2.10. リセット・ソース・インターフェイスのプロパティー
3. Avalon® Memory-Mappedインターフェイス x
3.1. Avalon® Memory-Mappedインターフェイスの概要 3.2. Avalon® Memory Mappedインターフェイス信号の役割 3.3. インターフェイスのプロパティー 3.4. タイミング 3.5. 転送 3.6. アドレスのアライメント 3.7. Avalon-MMスレーブのアドレス指定
3.5. 転送 x
3.5.1. 一般的な読み出しおよび書き込み転送 3.5.2. waitrequestAllowanceプロパティーを使用する転送 3.5.3. 待機状態が固定されている読み出しおよび書き込み転送 3.5.4. パイプライン転送 3.5.5. バースト転送 3.5.6. 読み出しおよび書き込みの応答
3.5.2. waitrequestAllowanceプロパティーを使用する転送 x
3.5.2.1. waitrequestAllowanceが2に等しい場合 3.5.2.2. waitrequestAllowanceが1に等しい場合 3.5.2.3. waitrequestAllowanceが2に等しい - 非推奨のケース 3.5.2.4. Avalon-MMのマスター・インターフェイスとスレーブ・インターフェイスにおけるwaitrequestAllowanceの互換性 3.5.2.5. waitrequestAllowanceのエラー状態
3.5.4. パイプライン転送 x
3.5.4.1. 可変レイテンシーでのパイプライン読み出し転送 3.5.4.2. 固定レイテンシーでのパイプライン読み出し転送
3.5.5. バースト転送 x
3.5.5.1. 書き込みバースト 3.5.5.2. 読み出しバースト 3.5.5.3. ラインでラップされるバースト
3.5.6. 読み出しおよび書き込みの応答 x
3.5.6.1. Avalon-MMの読み出し応答および書き込み応答におけるトランザクション順序 (マスターおよびスレーブ) 3.5.6.2. Avalon-MMの読み出しおよび書き込み応答のタイミング図
3.5.6.2. Avalon-MMの読み出しおよび書き込み応答のタイミング図 x
3.5.6.2.1. readdatavalidまたはwriteresponsevalidを使用している際のminimumResponseLatencyのタイミング図
4. Avalon® 割り込みインターフェイス x
4.1. 割り込みの送信側 4.2. 割り込みの受信側
4.1. 割り込みの送信側 x
4.1.1. Avalon® の割り込み送信側における信号の役割 4.1.2. 割り込み送信側のプロパティー
4.2. 割り込みの受信側 x
4.2.1. Avalon® の割り込み受信側における信号の役割 4.2.2. 割り込み受信側のプロパティー 4.2.3. 割り込みのタイミング
5. Avalon® ストリーミング・インターフェイス x
5.1. 用語と概念 5.2. Avalon® ストリーミング・インターフェイス信号の役割 5.3. 信号のシーケンスとタイミング 5.4. Avalon-STインターフェイスのプロパティー 5.5. 標準的なデータ転送 5.6. 信号の詳細 5.7. データのレイアウト 5.8. バックプレッシャーを使用しないデータ転送 5.9. バックプレッシャーを使用するデータ転送 5.10. パケットデータの転送 5.11. 信号の詳細 5.12. プロトコルの詳細
5.3. 信号のシーケンスとタイミング x
5.3.1. 同期インターフェイス 5.3.2. クロックイネーブル
5.9. バックプレッシャーを使用するデータ転送 x
5.9.1. readyLatencyおよびreadyAllowanceを使用するデータ転送 5.9.2. readyLatencyを使用するデータ転送
6. Avalon® ストリーミング・クレジット・インターフェイス x
6.1. 用語と概念 6.2. Avalon® ストリーミング・クレジット・インターフェイス信号の役割 6.3. Avalon® ストリーミング・クレジットにおけるユーザー信号
6.2. Avalon® ストリーミング・クレジット・インターフェイス信号の役割 x
6.2.1. 同期インターフェイス 6.2.2. 標準的なデータ転送 6.2.3. クレジットの返送
6.3. Avalon® ストリーミング・クレジットにおけるユーザー信号 x
6.3.1. シンボルごとのユーザー信号 6.3.2. パケットごとのユーザー信号
7. Avalon® コンジット・インターフェイス x
7.1. Avalon® コンジット信号の役割 7.2. コンジットのプロパティー
8. Avalon® トライステート・コンジット・インターフェイス x
8.1. Avalon® トライステート・コンジット信号の役割 8.2. トライステート・コンジットのプロパティー 8.3. トライステート・コンジットのタイミング
1. Avalon® インターフェイスの仕様書の概要
2. Avalon® のクロック・インターフェイスとリセット・インターフェイス
3. Avalon® Memory-Mappedインターフェイス
4. Avalon® 割り込みインターフェイス
5. Avalon® ストリーミング・インターフェイス
6. Avalon® ストリーミング・クレジット・インターフェイス
7. Avalon® コンジット・インターフェイス
8. Avalon® トライステート・コンジット・インターフェイス
A. 非推奨の信号
B. Avalon® インターフェイスの仕様書の改訂履歴

3.5.5.3. ラインでラップされるバースト

命令キャッシュを備えるプロセッサーでは、ラインでラップされるバーストを使用することにより、効率を向上させることができます。プロセッサーがキャッシュにないデータを要求している場合、キャッシュ・コントローラーはキャッシュライン全体を補充する必要があります。プロセッサーのキャッシュ・ライン・サイズが64バイトの場合は、キャッシュミスによって64バイトがメモリーから読み出されます。キャッシュミスが発生した際にプロセッサーでアドレス0xCから読み出しを行っている場合、非効率なキャッシュ・コントローラーでは、バーストがアドレス0で発行される場合があるため、データは、読み出しアドレスが0x0、0x4、0x8、0xC、0x10、0x14、0x18、. . . 0x3Cからのものになります。要求されているデータは、4番目の読み出しまで利用できるようになりません。ラインでラップされるバーストの場合は、アドレスの順序が0xC、0x10、0x14、0x18、. . . 0x3C、0x0、0x4、0x8になります。要求されているデータは最初に返されます。キャッシュライン全体は、最終的にメモリーから補充されます。
レベル 2 の表題