インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

インテル® Arria® 10デバイス・データシートの改訂履歴

ドキュメント・バージョン 変更内容
2020.06.26 インテル® Arria® 10デバイスの推奨動作条件の表のtRAMPからHPS_PORSELに関する注記を削除しました。HPS_PORSEL ピンは、 インテル® Arria® 10デバイスでは使用不可です。
2020.03.20 インテル® Arria® 10デバイスのManagement Data Input/Output (MDIO) のタイミング要件の表のTh を、10 nsから0 nsに修正しました。
2019.06.24
  • 電源オプションの定義を更新しました。
  • インテル® Arria® 10デバイスの高速I/Oの仕様の表のスピードグレードの注記を更新しました。
  • 定義を更新して、用語集にVIXの波形を追加しました。
2018.11.29 インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率が>1の場合のFPPタイミング・パラメーターの表で、tRおよびtFの仕様を削除しました。
2018.09.24 オートモーティブ・グレード・デバイス (–A3スピードグレード) の仕様を削除しました。
2018.06.15
  • インテル® Arria® 10デバイスのオーバーシュート期間の図および説明を追加しました。
  • リキャリブレーションを持たないOCTバリエーションの等式を削除しました。
  • インテル® Arria® 10デバイスのQuadシリアル・ペリフェラル・インターフェイス (SPI) フラッシュのタイミング要件の表の、Tdssfrst、Tdsslst、Tsu、およびThの説明を更新しました。
  • インテル® Arria® 10デバイスの初期化クロックソースのオプションと最大周波数の表内のカラムヘッダーを「最小クロックサイクル数」から「初期化のためのクロックサイクル数」に更新しました。
2018.04.06
  • インテル® Arria® 10デバイスの絶対最大定格の表のOUTの仕様に注記を追加しました。
  • インテル® Arria® 10デバイスのHPSハード・メモリー・コントローラーでサポートされているメモリー規格の表で、DDR3L SDRAMの最大周波数を更新しました。
日付 バージョン 変更内容
2018年1月 2018.01.09
  • –E1Hおよび–I1Hスピードグレードを追加しました。
  • –E2Vおよび–I2Vスピードグレードを削除しました。
  • –A3スピードグレードに注記を追加して、オートモーティブ・グレード・デバイスの仕様は暫定的なものであり、特性評価が保留されていることを示しました。
  • インテル® Arria® 10デバイスの推奨動作条件の表を更新しました。
    • VIに注記を追加しました。
    • IndustrialおよびAutomotive用デバイスに関するTJへの注記を削除しました。削除された注記は、次のとおりです。–40°C is only applicable to Start of Test, when the device is powered-on. The device does not stay at the minimum junction temperature for a long time.
  • インテル® Arria® 10デバイスの差動I/O規格の仕様の表の、RSDS (HIO) およびMini-LVDS (HIO) への注記を更新しました。
  • 次の表に、PLLジッター補償に関するKDBリンクを追加しました。
    • インテル® Arria® 10デバイスのフラクショナルPLLの仕様
    • インテル® Arria® 10デバイスのI/O PLLの仕様
  • クロック名を「osc1clock」から osc1_clk に修正して、 インテル® Arria® 10デバイスのHPSリセット入力要件の表に注記を追加しました。
  • HPS PLL入力の要件の項に HPS_CLK1 のピンに関する説明を追加しました。
  • インテル® Arria® 10デバイスのSecure Digital (SD)/MultiMediaCard (MMC) のタイミング要件の表で、TsuおよびThの注記を更新しました。
  • インテル® Arria® 10デバイスの初期化クロックソースのオプションと最大周波数の表の CLKUSR の注記を更新しました。
  • I/Oタイミング情報生成ガイドラインのI/Oタイミングの項を更新しました。
  • インテル® Arria® 10デバイスのIOEプログラマブル遅延の表の説明および最大オフセット値を更新しました。
2017年6月 2017.06.16
  • オートモーティブ・グレード・デバイスの仕様を追加しました。
  • –E1Lおよび–I1Lスピードグレードを削除しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用のトランシーバー電源の動作条件」の表で、PCIe Gen3サポートの電圧要件の脚注を明確にしました。
  • インテル® Arria® 10デバイスの推奨動作条件の表に、IndustrialおよびAutomotive用デバイスに関するTJの注記を追加しました。
  • 次の表のVCCH_GXBの説明を更新しました。
    • インテル® Arria® 10デバイスの絶対最大定格
    • インテル® Arria® 10 GX/SXデバイス用のトランシーバー電源の動作条件
    • インテル® Arria® 10 GTデバイス用のトランシーバー電源の動作条件
  • 「 インテル® Arria® 10 GX/SXデバイス用のトランシーバー電源の動作条件」の表に、完全なピン名を追加しました。
  • 「トランシーバー・クロック・ネットワークの最大データレートの仕様」の表で、x1およびx6クロック・ネットワークのチャネルスパンが1つのバンクに6チャネルであることを明確にしました。
  • インテル® Arria® 10デバイスのフラクショナルPLLの仕様の表のfVCO仕様を更新しました。
  • 次の表を更新して、最大周波数のみを残しました。
    • インテル® Arria® 10デバイスのハード・メモリー・コントローラーでサポートされているメモリー規格
    • インテル® Arria® 10デバイスのソフト・メモリー・コントローラーでサポートされているメモリー規格
    • インテル® Arria® 10デバイスのHPSハード・メモリー・コントローラーでサポートされているメモリー規格
  • インテル® Arria® 10デバイスのメモリー出力クロックジッターの仕様の表の説明を更新しました。
  • インテル® Arria® 10デバイスのHPSリセット入力要件の表の「osc1クロックを使用した、BSELサンプリングへのコールド・リセット・デアサート」の単位を更新しました。
  • 次の表の脚注で、内部リファレンス・クロックの名前を SPI_REF_CLK に更新しました。
    • インテル® Arria® 10デバイスのSPIマスターのタイミング要件
    • インテル® Arria® 10デバイスのSPIスレーブのタイミング要件
  • 次の表で、tCF2CDの最大値を600 nsから1,440 nsに、tCF2ST0の最大値を600 nsから960 nsに更新しました。
    • インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率が1の場合のFPPタイミング・パラメーター
    • インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率が>1の場合のFPPタイミング・パラメーター
    • インテル® Arria® 10デバイスのPSタイミング・パラメーター
2017年5月 2017.05.08
  • インテル® Arria® 10デバイスの推奨動作条件の表のVCCBAT仕様を更新しました。
  • 「トランスミッターのチャネル間スキューの仕様」の表で、xNクロックラインの最大スキュー仕様を変更しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス」の表で、E3SおよびI3SデバイスのPCIe Gen3 HIP-Fabricインターフェイスの仕様を変更しました。
  • 「レシーバーの仕様」の表のVICMの条件を変更しました。
  • 「レシーバーの仕様」の表からDC Couplingの仕様の脚注を削除しました。
  • 「トランスミッターの仕様」の表で、差動オンチップ終端抵抗パラメーターの条件を変更しました。
  • 「レシーバーの仕様」の表で、VICM (ACおよびDC結合) パラメーターの脚注を更新しました。
  • 選択したモードに応じて、「リファレンス・クロックの仕様」の表で、fPLL入力リファレンス・クロック周波数の最小仕様に脚注を追加しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス」の表で、Core Speed Gradeオプションを変更しました。
  • HPSの仕様の項に、初期のI/Oリリース・コンフィグレーション・フローを使用した電源に関する情報を追加しました。
  • インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズの表に説明を追加しました。
2017年3月 2017.03.15
  • 「リファレンス・クロックの仕様」の表で、fPLL入力リファレンス・クロック周波数の最小値を変更しました。
  • 「レシーバーの仕様」の表で、Supported I/O Standardsパラメーターに脚注を追加しました。
  • 「Arria 10 GX/SXデバイスのトランシーバー電源の動作条件」の表で、VCCR_GXB[L, R]およびVCCT_GXB[L, R]に脚注を追加しました。
  • 次の表にfCASC_INPFD仕様を追加しました。
    • インテル® Arria® 10デバイスのフラクショナルPLLの仕様
    • インテル® Arria® 10デバイスのI/O PLLの仕様
  • 次の項の外部メモリー・インターフェイス・スペック・エスティメーターへのリンクを更新しました。
    • ハード・メモリー・コントローラーでサポートされているメモリー規格
    • ソフト・メモリー・コントローラーでサポートされているメモリー規格
    • HPSハード・メモリー・コントローラーでサポートされているメモリー規格
  • インテル® Arria® 10デバイス用のデバイスのスピードグレード全体での最大HPSクロック周波数の表を更新しました。
    • 温度範囲を削除しました。
    • VCCL_HPS = 0.9 V (標準) の -1スピードグレードでのmpu_base_clk仕様を1,000 MHzから1,200 MHzに更新しました。
  • HPS PLL VCO出力の最大仕様を、 インテル® Arria® 10デバイスのHPS PLLのパフォーマンスの表で、VCCL_HPS = 0.9 Vの-1スピードグレードにおいて2,000 MHzから2,400 MHzに更新しました。
  • 次の項の インテル® Arria® 10 SoCデバイスのデザイン・ガイドラインへのリンクを更新しました。
    • USB ULPIのタイミング特性
    • Ethernet Media Access Controller (EMAC) のタイミング特性
  • インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズの表で、非圧縮コンフィグレーション・ビットストリーム・サイズ (ビット) を更新しました。
  • プログラマブルIOE遅延の説明を追加しました。
  • ツール名からPowerPlayテキストを削除しました。
  • 商標をインテルへ変更しました。
2016年10月 2016.10.31
  • インテル® Arria® 10デバイスのUSB 2.0 Transceiver Macrocell Interface Plus (UTMI+) Low Pin Interface (ULPI) のタイミング要件の表で、 インテル® Arria® 10SoCデバイスのデザイン・ガイドラインへの参照を追加しました。
  • インテル® Arria® 10デバイスのRGMII RXのタイミング要件の表で、 インテル® Arria® 10 SoCデバイスのデバイス・ガイドラインへの参照を追加しました。
  • インテル® Arria® 10デバイスのフラクショナルPLLの仕様の表のfVCO仕様を更新しました。
  • インテル® Arria® 10デバイスのI/O PLLの仕様の表で、tOUTPJ_DCの値およびtOUTCCJ_DCの値を更新しました。
  • 仕様が拡張グレードと工業用グレードの両方に適用されるため、 インテル® Arria® 10デバイスのDPAロック時間の仕様の表への説明を更新しました。
  • 仕様が拡張温度と工業用温度の両方に適用されるため、 インテル® Arria® 10デバイス用のデバイスのスピードグレード全体での最大HPSクロック周波数の表に説明を更新しました。
  • インテル® Arria® 10デバイスのトレースのタイミング要件の表のPreliminaryタグを削除しました。
  • 「トランスミッターの仕様」の表で、スルーレート設定の条件を変更しました。
2016年6月 2016.06.24
  • インテル® Arria® 10デバイス用のHPS電源の動作条件の表で、VCCL_HPS仕様を更新しました。
  • 次の表を再構築しました。
    • インテル® Arria® 10デバイスのOCTキャリブレーション精度の仕様
    • インテル® Arria® 10デバイスのキャリブレーションなしOCTの抵抗許容値の仕様
  • インテル® Arria® 10デバイスの差動I/O規格の仕様の表で、PCML情報を削除しました。
  • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表の値を変更しました。
  • ハード・メモリー・コントローラー、ソフト・メモリー・コントローラー、およびHPSハード・メモリー・コントローラーでサポートされているメモリー規格の仕様を更新しました。
  • インテル® Arria® 10デバイスのDLL周波数の範囲の仕様の表で、DLL動作周波数の範囲を更新しました。
  • インテル® Arria® 10デバイスのメモリー出力クロックジッターの仕様の表を更新しました。
  • HPSクロックのパフォーマンスの仕様を更新しました。
  • インテル® Arria® 10デバイスのHPS PLLのパフォーマンスの表を更新しました。
    • 0.95V VCCL_HPSのHPS PLL VCO出力-3スピードグレードの最大仕様を更新しました。
    • 0.90V VCCL_HPSのHPS PLL VCO出力仕様を追加しました。
    • h2f_user0_clkおよびh2f_user1_clk仕様を追加しました。
  • HPS PLL出力の仕様の新しい表を追加しました。
  • インテル® Arria® 10デバイスのQuadシリアル・ペリフェラル・インターフェイス (SPI) フラッシュのタイミング要件の表を更新しました。
    • QSPI_CLKクロック名を更新しました。
    • Tclk、Tdssfrst、Tdsslst、およびTdo仕様を更新しました。
    • TsuおよびTh仕様を追加しました。
    • Tdin_startおよびTdin_end仕様を削除しました。
  • インテル® Arria® 10デバイスのSPIマスターのタイミング要件の表で、Tdssfrst、Tdsslst、Tdio、およびTsu仕様を更新しました。
  • インテル® Arria® 10デバイスのSPIスレーブのタイミング要件の表で、ThおよびTd仕様を更新しました。
  • インテル® Arria® 10デバイスのSecure Digital (SD)/MultiMediaCard (MMC) のタイミング要件の表で、Tsu、Th、およびTd仕様を更新しました。
  • インテル® Arria® 10デバイスのReduced Gigabit Media Independent Interface (RGMII) TXのタイミング要件の表のTdに注記を追加しました。
  • インテル® Arria® 10デバイスのRGMII RXのタイミング要件の表のTh仕様を更新しました。
  • インテル® Arria® 10デバイスのRMII TXのタイミング要件の表のTd仕様を更新しました。
  • インテル® Arria® 10デバイスのI2Cのタイミング要件の表に注記を追加しました。
  • インテル® Arria® 10デバイスのトレースのタイミング要件の表を更新しました。
    • トレース帯域幅の増加に関する説明を追加しました。
    • Tclkの最小仕様を5 nsから10 nsに更新しました。
  • GPIOインターフェイスの情報を更新しました。
  • 次のタイミング図を更新しました。
    • Quad SPIフラッシュシリアル出力のタイミング図
    • Quad SPIフラッシュシリアル入力のタイミング図
    • SPIマスター出力のタイミング図
    • SPIマスター入力のタイミング図
    • SPIスレーブ出力のタイミング図
    • SPIスレーブ入力のタイミング図
    • I2Cのタイミング図
    • NANDアドレスラッチのタイミング図
    • Extended Data Output (EDO) サイクルのNANDデータ入力のタイミング図
    • NANDリードステータスのタイミング図
    • トレースのタイミング図
  • ASコンフィグレーション・スキームでのDCLK周波数の仕様の表を更新しました。
  • インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズの表で、IOCSRビットストリーム・サイズ (ビット) を更新しました。
  • 次の表の製品ラインの名前を修正しました。
    • インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズ
    • インテル® Arria® 10デバイスの最小コンフィグレーション時間の見積もり
  • インテル® Arria® 10デバイスのIOEプログラマブル遅延の表を更新しました。
  • インテル® Arria® 10デバイスのトレースのタイミング要件の表を除く、すべての表のPreliminaryタグを削除しました。
2016年5月 2016.05.02
  • インテル® Arria® 10デバイスの推奨動作条件の表を更新しました。
    • VCC、VCCP、およびVCCERAMの0.95 V標準値の仕様を追加しました。
    • VCCおよびVCCPのSmartVID仕様を更新しました。
    • VCC、VCCP、VCCERAM、およびVCCBATへの注記を更新しました。
  • インテル® Arria® 10デバイスのOCTキャリブレーション精度の仕様の表で、SSTL-12 240-Ω RS、SSTL-135 34-Ω RS、およびSSTL-135 40-Ω RS仕様を更新しました。
  • インテル® Arria® 10デバイスのキャリブレーションなしOCTの抵抗許容値の仕様の表で、100-Ω RDの場合はVCCIO = 1.5の条件を削除しました。
  • ピン・キャパシタンスを最大値に変更しました。
  • 次の表に、SSTL-135 Class I、II、SSTL-125 Class I、II、およびSSTL-12 Class I、IIのI/O規格を追加しました。
    • インテル® Arria® 10デバイス用のシングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様
    • インテル® Arria® 10デバイス用のシングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様
    • インテル® Arria® 10デバイス用の差動SSTL I/O規格の仕様
  • インテル® Arria® 10デバイスの差動I/O規格の仕様の表で、Mini-LVDS (HIO) のVOD仕様を0.6Vに修正しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用のトランシーバー電源の動作条件」の表のバックプレーン・データレートを変更しました。
  • 「 インテル® Arria® 10 GTデバイス用のトランシーバー電源の動作条件」の表の条件およびバックプレーン・データレートを変更しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス」の項のバックプレーン・データレートを変更しました。
  • 「 インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス」の項のバックプレーン・データレートを変更しました。
  • 「CMU PLLのパフォーマンス」の表の最小周波数を変更しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス」の表で、条件を変更して説明を追加しました。
  • 「 インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス」の項のすべての表からトランシーバーのスピードグレード5を削除しました。
  • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表の注記を変更しました。
  • 「 インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス」の表に説明を追加しました。
  • 「トランシーバー・クロック・ネットワークの最大データレートの仕様」の表で、クロック・ネットワーク名を変更しました。
  • 「 インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス」の表で条件を変更しました。
  • 「トランスミッターのチャネル間スキューの仕様」の表で、チャネルスパンの仕様を変更しました。
  • インテル® Arria® 10デバイスのフラクショナルPLLの仕様の表で、fVCO、fCLBW、tPLL_PSERR、およびジッターの仕様を更新しました。
  • インテル® Arria® 10デバイスのI/O PLLの仕様の表で、tOUTDUTYおよびジッターの仕様を更新しました。
  • fPLLおよびIOPLLのfIN仕様への注記を更新しました。
  • インテル® Arria® 10デバイスの高速I/Oの仕様の表を更新しました。
    • 真のRSDSおよび真のmini-LVDS出力規格データレートを追加しました。
    • スピードグレードを更新して、SmartVID仕様を反映しました。
    • トランスミッターfHSDRおよびレシーバーfHSDRDPA仕様を更新しました。
    • レシーバーfHSDRDPA仕様の最小データレートを追加しました。
  • LVDS I/Oバンクと3 V I/Oバンクの仕様を更新して、 インテル® Arria® 10デバイスのハード・メモリー・コントローラーでサポートされているメモリー規格の表および、 インテル® Arria® 10デバイスのソフト・メモリー・コントローラーでサポートされているメモリー規格の表内に、SmartVID仕様を追加しました。
  • 次の新しい表、 インテル® Arria® 10デバイスのHPSハード・メモリー・コントローラーでサポートされているメモリー規格を追加しました。
  • インテル® Arria® 10デバイスのAS ×1およびAS ×4コンフィグレーションのASタイミング・パラメーターの表のtCOを4 nsから2 nsに更新しました。
  • IOCSR定義を追加して、 インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズの表で、カラムの見出しを「IOCSR .rbfサイズ (ビット)」から「IOCSRビットストリーム・サイズ (ビット)」に更新しました。
  • MサフィックスおよびVCC PowerManager機能を削除しました。
2016年2月 2016.02.11
  • 「 インテル® Arria® 10 GTデバイス用のトランシーバー電源の動作条件」の表でデータレートを変更しました。
  • 「 インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス」の表で使用可能なスピードグレードおよびデータレートを変更しました。
  • 「ATX PLLのパフォーマンス」の表で使用可能なスピードグレードおよびデータレートを変更しました。
  • 「フラクショナルPLLのパフォーマンス」の表で使用可能なスピードグレードおよびデータレートを変更しました。
  • 「CMU PLLのパフォーマンス」の表で使用可能なスピードグレードを変更しました。
  • 「Arria 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス」の表で、使用可能なスピードグレードおよび周波数を変更しました。
2015年12月 2015.12.31
  • メモリークロック・パフォーマンスの仕様 (0.9 Vの標準値でのVCCおよびVCCP）の表で、「真のデュアルポート、サポートされているすべての幅」および「ROM、サポートされているすべての幅」のM20Kブロック仕様を更新しました。
  • インテル® Arria® 10デバイスの内部電圧センサーの仕様の表で、最大解像度を8ビットから6ビットに更新して、0.1 MHzの最小クロック周波数を追加しました。
  • LVDSソフトCDR/DPA正弦波ジッター許容値の仕様の正弦ジッターを0.35 UIから0.28 UIに更新しました。
2015年12月 2015.12.18
  • 「Arria 10 GTデバイス用のトランシーバー電源の動作条件」の表の最小仕様を変更しました。
  • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表の条件を変更しました。
2015年11月 2015.11.02
  • SmartVID (低スタティック電力) でサポートされている電源オプションVを追加しました。
  • インテル® Arria® 10デバイスで推奨動作条件の表で、SmartVIDに関する次の注記を追加しました。注: SmartVIDは、–2Vと–3Vスピードグレードを持つデバイスでのみサポートされています。
  • インテル® Arria® 10デバイスのOCTキャリブレーション精度の仕様の表の20-Ω RTを削除しました。
  • インテル® Arria® 10デバイスのキャリブレーションなしOCTの抵抗許容値の仕様の表内の仕様を更新しました。
  • インテル® Arria® 10デバイスの内部ウィークプルアップ抵抗値の表で、値のカラムの注を更新しました。 インテル® Arria® 10デバイスの内部ウィークプルアップ抵抗値の表を追加しました。
  • フラクショナルPLLの仕様を更新しました。
    • すべてのスピードグレードで、fINの最小値を50 MHzから30 MHzに、最大値を1000 MHzから800 MHzに更新しました。
    • fINPFDの最小値を50 MHzから30 MHzに、最大値を325 MHzから700 MHzに更新しました。
    • fVCOの最小値を3.125 GHzから3.5 GHzに、最大値を6.25 GHzから7.05 GHzに更新しました。
    • tEINDUTYの最小値を40％から45％に、最大値を60％から55％に更新しました。
    • fOUTおよびfCLBWの条件を削除しました。
    • fDYCONFIGCLK、tLOCK、およびtARESETの説明を更新しました。
  • インテル® Arria® 10デバイスのDSPブロック・パフォーマンスの仕様 (0.9 Vの標準値でのVCCおよびVCCP) の表に、–E2V、–I2V、–E3V、および–I3Vスピードグレードを追加しました。
  • インテル® Arria® 10デバイスのメモリー・ブロック・パフォーマンスの仕様の表で、0.9 Vの標準値でのVCCおよびVCCPを更新しました。0.95 Vの標準値でのVCCおよびVCCPの、メモリー・ブロック・パフォーマンスの仕様を追加しました。
  • インテル® Arria® 10デバイスの内部の温度検知ダイオードの仕様の表の「Minimum Resolution with no Missing Codes」のカラムを削除しました。
  • 内部温度検知ダイオードの仕様の項に次のリンク、内部TSDの伝達関数のトピック ( インテル® Arria® 10コア・ファブリックおよび汎用I/Oハンドブック内の、 インテル® Arria® 10デバイスにおけるパワー・マネジメントの章内) を追加しました。
  • インテル® Arria® 10デバイスの外部温度検知ダイオードの仕様の表に説明を追加しました。
  • インテル® Arria® 10デバイスの内部電圧センサーの仕様の表を更新しました。
    • 最大分解能を12ビットから8ビットに更新しました。最小分解能の値を削除しました。
    • 最大非線形性 (INL) を±3 LSBから±1 LSBに更新しました。
    • 最大クロック周波数を20 MHzから11 MHzに変更しました。ゲイン誤差とオフセット誤差の仕様を追加しました。信号対雑音比
    • ゲイン誤差とオフセット誤差の仕様を追加しました。
    • 信号対雑音比 (SNR) の仕様を削除しました。
    • Bipolar入力モードの仕様を削除しました。
  • DPA PLLキャリブレーションがイネーブルされたDPAクロック時間の仕様の図で、「低速クロック」を「コアクロック」に更新しました。　
  • インテル® Arria® 10デバイスの高速I/Oの仕様の表の、トランスミッターのTrue Differential I/O Standards - fHSDR (データレート) パラメーターで、次の条件の最大値を更新しました。
    • SERDES係数J = 2、DDRレジスター使用
    • SERDES係数J = 1、DDRレジスター使用
  • 次の表を追加しました。
    • インテル® Arria® 10デバイス用のハード・メモリー・コントローラーでサポートされているメモリー規格
    • インテル® Arria® 10デバイス用のソフト・メモリー・コントローラーによってサポートされているメモリー規格
  • インテル® Arria® 10デバイスのOCTキャリブレーション・ブロックの仕様の表で、最小TOCTCAL値を1000サイクルから2000サイクルに更新しました。
  • インテル® Arria® 10デバイスのHPSクロックのパフォーマンスの表で、次のスピードグレードのhmc_free_clk仕様を更新しました。
    • –1スピードグレード: 667 MHzから533 MHzに更新しました。
    • –2スピードグレード: 544 MHzから533 MHzに更新しました。
  • インテル® Arria® 10デバイスのQuadシリアル・ペリフェラル・インターフェイス (QSPI) フラッシュのタイミング要件の表のTsclkをTclkに変更して、次の仕様を追加しました。
    • Tqspi_clk
    • Tdin_start
    • Tdin_end
  • インテル® Arria® 10デバイスのSPIマスターのタイミング要件の表を更新しました。
    • シンボルをTspi_clkからTclkに変更しました。
    • Tdssfrst、Tdsslst、およびThに注記を追加しました。
    • Tsuへの注記を更新しました。
    • TsuおよびThの説明を更新しました。
  • インテル® Arria® 10デバイスのSPIスレーブのタイミング要件の表で、Tssfsu、Tssfh、Tsslsu、およびTsslhへの注記を更新しました。
  • 次のタイミング図を更新しました。
    • Quad SPIフラッシュシリアル出力のタイミング図
    • SPIマスター出力のタイミング図
    • SPIスレーブ出力のタイミング図
  • 次のタイミング図を更新しました。
    • Quad SPIフラッシュシリアル入力のタイミング図
    • SPIマスター入力のタイミング図
    • SPIスレーブ入力のタイミング図
  • インテル® Arria® 10デバイスのSecure Digital (SD)/MultiMediaCard (MMC) のタイミング要件の表を更新しました。
    • TclkをTsdmmc_clk_outに変更し、TMMC_CLKをTSDMMC_CLK_OUTに変更しました。
    • Td minを5.5 nsから8.5 nsに更新し、最大値を12.5 nsから11.5 nsに変更しました。
    • Tdへの注記を更新しました。
  • 次のタイミング図のタイトルおよびシンボルを変更しました。
    • 「NANDデータ入力サイクルのタイミング図」から「NANDデータ出力サイクルのタイミング図」に変更しました。DINからDOUTに変更しました。
    • 「NANDデータ出力サイクルのタイミング図」から「NANDデータ入力サイクルのタイミング図」に変更しました。DOUTからDINに変更しました。
    • 「NAND Extended Data Output (EDO) 周期のタイミング図」から「Extended Data Output (EDO) 周期のNANDデータ入力のタイミング図」に変更しました。DOUTからDINに変更しました。
  • 「ARMトレースタイミング特性」から「トレースタイミング特性」に変更しました。
  • GPIOインターフェイスのトピックの説明を更新しました。
  • インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率が1の場合のFPPタイミング・パラメーターの表を更新しました。
    • tSTATUSおよびtCF2ST1の最大値を1,506 μsから3,000 μsに更新しました。
    • FPP ×8/×16のfMAXを125 MHzから100 MHzに更新しました。
    • tCF2CKの最小値を1,506 μsから3,010 μsに更新しました。
    • tST2CKの最小値を2 μsから10 μsに更新しました。
    • tCD2UMの最大値を437 μsから830 μsに更新しました。
  • インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率が>1の場合のFPPタイミング・パラメーターの表を更新しました。
    • tSTATUSおよびtCF2ST1の最大値を1,506 μsから3,000 μsに更新しました。
    • FPP ×8/×16のfMAXを125 MHzから100 MHzに更新しました。
    • tCF2CKの最小値を1,506 μsから3,010 μsに更新しました。
    • tST2CKの最小値を2 μsから10 μsに更新しました。
    • tCD2UMの最大値を437 μsから830 μsに更新しました。
  • インテル® Arria® 10デバイスのAS ×1およびAS ×4コンフィグレーションのASタイミング・パラメーターの表で、tCD2UMの最大値を437 μsから830 μsに更新しました。
  • インテル® Arria® 10デバイスのPSタイミング・パラメーターの表を更新しました。
    • tSTATUSおよびtCF2ST1の最大値を1,506 μsから3,000 μsに更新しました。
    • tCF2CKの最小値を1,506 μsから3,010 μsに更新しました。
    • tST2CKの最小値を2 μsから10 μsに更新しました。
    • tCD2UMの最大値を437 μsから830 μsに更新しました。
  • コンフィグレーション・ファイルの項で、.rbfファイルおよび.rpdファイルに関する説明を追加しました。表のタイトルを「 インテル® Arria® 10デバイスの非圧縮.rbfサイズ」から「 インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズ」に変更しました。
  • インテル® Arria® 10デバイスの最小コンフィグレーション時間の見積もりの表の、アクティブシリアルの次の注記を更新しました。注: 最小コンフィグレーション時間は100 MHzのDCLK周波数をもとに計算されます。外部CLKUSRのみが正確な100 MHzの周波数を保証します。100 MHzの内部オシレーターを使用する場合、実際には正確な100 MHzの周波数は得られません。内部オシレーターを使用するDCLK周波数については、ASコンフィグレーション・スキームの表にあるDCLK周波数の仕様を参照してください。
  • Quartus IIのインスタンスをQuartus Primeに変更しました。
  • 「Arria 10 GX/SXデバイスのトランシーバー電源の動作条件」の表の電圧および条件を変更しました。
  • 「トランスミッターおよびレシーバーのデータレート・パフォーマンス」の表の最大データレート条件を変更しました。
  • Arria 10 GTデバイス用のトランシーバー・パフォーマンスの項の「トランスミッターとレシーバーのデータレート・パフォーマンス」の表の条件を変更しました。
  • 「リファレンス・クロックの仕様」の表の条件を変更しました。
  • 「トランシーバー・クロック・ネットワークの最大データレートの仕様」の表のクロック・ネットワークを変更しました。
  • 「レシーバーの仕様」の表の条件を変更しました。
  • 「トランスミッターの仕様」の表の条件を変更しました。
  • インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンスの項の「ATX PLLのパフォーマンス」、「フラクショナルPLLのパフォーマンス」、および「CMU PLLのパフォーマンス」の表で最小周波数を変更しました。
  • インテル® Arria® 10GTデバイス用のトランシーバー・パフォーマンスの項の「ATX PLLのパフォーマンス」、「フラクショナルPLLのパフォーマンス」、「CMU PLLのパフォーマンス」の表の最小周波数を変更しました。
  • 「リファレンス・クロックの仕様」の表にパラメーターを追加しました。
  • 「トランスミッターの仕様」の表に脚注を追加しました。
2015年6月 2015.0612
  • インテル® Arria® 10 GX/SXデバイス用の「トランスミッターとレシーバーのデータレート・パフォーマンス」の表で、バックプレーンの最大データレート条件の仕様を変更しました。
  • 「リファレンス・クロックの仕様」の表のトランスミッター REFCLK 位相ノイズの仕様を変更しました。
  • 次の表に注記を追加しました。
    • インテル® Arria® 10デバイスの絶対最大定格: VCCPGM
    • インテル® Arria® 10デバイスの遷移中の最大許容オーバーシュート: LVDS I/O
    • インテル® Arria® 10デバイスの推奨動作条件: VI
  • HPSの仕様を追加しました。
  • 非圧縮.rbfサイズの表で、推奨されるEPCQ-Lシリアル・コンフィグレーション・デバイスを更新しました。
2015年5月 2015.0508 次の変更を行いました。
  • 「リファレンス・クロックの仕様」の表で、VICM (AC結合) パラメーターの仕様を変更しました。
  • GTデバイス用のトランシーバー・パフォーマンスの項の「CMU PLLのパフォーマンス」 の表で、最大周波数を変更しました。
  • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表で、トランシーバーのスピードグレード5のカラムに脚注を追加しました。
2015年5月 2015.0504
  • インテル® Arria® 10デバイスの遷移中の最大許容オーバーシュートの表を更新しました。
  • インテル® Arria® 10デバイスの推奨動作条件の表に、trampに関する注記を追加しました。注: trampは、個々の電源供給のランプ時間であり、すべての組み合わせた電源供給のランプ時間ではありません。
  • 「 インテル® Arria® 10 GTデバイス用のトランシーバー電源の動作条件」の表で、トランスミッターとレシーバーの電源の最小値、標準値、および最大値を変更しました。
  • インテル® Arria® 10 SXデバイス用のHPS電源の動作条件の表で、0.95 VでのVCCL_HPSの条件カラムに–1スピードグレードを追加しました。
  • 次の表に–I1S、–I2S、および–E2Sスピードグレードを追加しました。
    • インテル® Arria® 10デバイスのクロックツリーのパフォーマンス
    • インテル® Arria® 10デバイスのDSPブロック・パフォーマンスの仕様
    • インテル® Arria® 10デバイスのメモリー・ブロック・パフォーマンスの仕様
    • インテル® Arria® 10デバイスの高速I/O規格の仕様
    • インテル® Arria® 10デバイスのメモリー出力クロックジッターの仕様
  • インテル® Arria® 10デバイスのフラクショナルPLLの仕様の表で、すべてのスピードグレードのfIN最小値を27 MHzから50 MHzに更新しました。
  • インテル® Arria® 10デバイスのI/O PLLの仕様の表で、fINPFDの説明を「Input clock frequency to the PFD」に変更しました。
  • インテル® Arria® 10デバイスのDSPブロック・パフォーマンスの仕様の表で、0.9Vの標準値でのVCCおよびVCCPを更新しました。0.95Vの標準値でのVCCおよびVCCPのDSP仕様を追加しました。
  • インテル® Arria® 10デバイスの外部の温度検知ダイオードの仕様の表で、Ibias最小値を8 μAから10 μAに変更し、最大値を200 μAから100 μAに更新しました。
  • インテル® Arria® 10デバイスの高速I/Oの仕様の表に、DPA (ソフトCDRモード) 仕様を追加しました。
  • POR仕様の項に次の説明を追加しました。パワーオンリセット (POR) 遅延は、POR回路が監視する電源すべてが推奨する最小動作電圧に到達した時点から、nSTATUSがHighでリリースされデバイスがコンフィグレーションを開始する準備が整うま時点までの遅延として定義されます。
  • 次のタイミング図をArria 10デバイスのコンフィグレーション、デザイン・セキュリティー、リモート・システム・アップグレードの章に移動しました。
    • DCLK-to-DATA[] 比率が1の場合のFPPコンフィグレーション・タイミング波形
    • DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング波形
    • ASコンフィグレーション・タイミング波形
    • PSコンフィグレーション・タイミング波形
  • 暗号化と圧縮の両方がオンになっている場合のDCLK-to-DATA[] 比率を削除しました。表に次の説明、 インテル® Arria® 10デバイスで暗号化機能と圧縮を同時にオンにすることはできません、を追加しました。
  • インテル® Arria® 10デバイスのAS ×1およびAS ×4コンフィグレーションのASタイミング・パラメーターの表を次のように更新しました。
    • データホールド時間のシンボルをtHからtDHに変更しました。
    • tSUの最小値を0 nsから1 nsに更新しました。
    • tDHの最小値を2.5 nsから1.5 nsに更新しました。
  • ASコンフィグレーション・スキームでのDCLK周波数の仕様の表に、次の注記を追加しました。注: インテル® Quartus® Prime開発ソフトウェアでは、12.5、25、50、100 MHzのみを設定できます。
  • インテル® Arria® 10デバイスの初期化クロックソースのオプションおよび最大周波数に、次の注記を追加しました。注: CLKUSR ピンをASおよびトランシーバー・キャリブレーション用に同時に使用する場合、許容される周波数は100 MHzのみです。
  • 非圧縮.rbfサイズおよび最小コンフィグレーション時間の見積もりの表で、 インテル® Arria® 10 GSを インテル® Arria® 10 SXに変更しました。
  • IOEプログラマブル遅延の表に、IO_IN_DLY_CHNおよびIO_OUT_DLY_CHNを追加しました。
  • 「リファレンス・クロックの仕様」の表のVICM (AC結合) パラメーターの最小/標準/最大値の説明を変更しました。
  • 「Arria 10 GX/SXデバイス用のトランシーバー電源の動作条件」の表の最小/標準/最大値を変更しました。
  • 「Arria 10 GTデバイス用のトランシーバー電源の動作条件」の表の最小/標準/最大値を変更しました。
  • 「GTデバイス用のトランシーバー・パフォーマンス」の項で、GTチャネルの最大データレートに脚注を追加しました。
  • 「Arria 10 GX/SXデバイス用のトランシーバー・パフォーマンス」の項に次の変更を加えました。
    • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表で、チップ間およびバックプレーンの最大データレート条件を変更しました。
    • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表に、TX最小データレートを追加しました。
    • 「ATX PLLのパフォーマンス」の表の最小周波数を変更しました。
    • 「フラクショナルPLLのパフォーマンス」の表の最小周波数を変更しました。
    • 「CMU PLLのパフォーマンス」の表の最小および最大周波数を変更しました。
  • 「Arria 10 GTデバイス用のトランシーバー・パフォーマンス」の項に次の変更を加えました。
    • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表に、TX最小データレートを追加しました。
    • 「トランスミッターとレシーバーのデータレート・パフォーマンス」の表で、チップ間およびバックプレーンの最大データレート条件を変更しました。
    • 「ATX PLLのパフォーマンス」の表の最小周波数を変更しました。
    • 「フラクショナルPLLのパフォーマンス」の表の最小周波数を変更しました。
    • 「CMU PLLのパフォーマンス」の表の最小周波数を変更しました。
  • 「レシーバーの仕様」の表で、コンフィグレーション後の最大ピーク・ツー・ピークdiff p-pおよび、VICM仕様に電圧条件を追加しました。
  • 「トランスミッターの仕様」の表で、VOCMの電圧条件を変更しました。
  • 「標準的なトランスミッターVOD設定」の表のVOD/VCCT比を変更しました。
  • 「トランシーバー・クロック・ネットワークの最大データレートの仕様」の表を追加しました。
2015年1月 2015.0123
  • 「トランシーバー電源の動作条件」の項に注記を追加しました。
  • 「リファレンス・クロックの仕様」の表に次の変更を加えました。
    • CMU PLL、ATX PLL、およびfPLL PLLの入力リファレンス・クロック周波数パラメーターを追加しました。
    • 立ち上がり時間と立ち下がり時間の最大仕様を変更しました。
    • VICM (ACおよびDC結合) パラメーターを追加しました。
    • 1 MHz以上の場合のTransmitter REFCLK Phase Noise (622 MHz) の最大値を変更しました。
  • 「トランシーバー・クロックの仕様」の表の reconfig_clk 信号の最小値、標準値、および最大値を変更しました。
  • 「レシーバーの仕様」の表に次の変更を加えました。
    • デバイス・コンフィグレーション仕様の後に最大ピーク・ツー・ピーク差動入力電圧を追加しました。
    • レシーバーシリアル入力ピン・パラメーターでの最小差動アイ開口部の最小仕様を変更しました。
    • 差動オンチップ終端抵抗パラメーターの120オームおよび150オームの条件を削除しました。
    • VICM (ACおよびDC結合) パラメーターを追加しました。
    • Programmable DC Gainパラメーターを追加しました。
  • 「トランスミッターの仕様」の表に次の変更を加えました。
    • VOCM (AC結合) パラメーターを追加しました。
    • VOCM (DC結合) パラメーターを追加しました。
    • 立ち上がり時間と立ち下がり時間の最小仕様および最大仕様を変更しました。
  • 「標準的なトランスミッターVOD設定」の表を追加しました。
  • 推奨動作条件の表のVCC、VCCP、およびVCCERAMの標準値に、次の注記を追加しました。注: -1および-2スピードグレードのデバイスは、0.9 Vまたは0.95 Vの標準値で動作できます。-3スピードグレードのデバイスは、標準値0.9 Vでのみ動作できます。本データシートに記載されるコア・パフォーマンスは、0.9 Vでの動作に適用可能です。0.95 Vで動作させると、コア・パフォーマンスが高くなり、消費電力も多くなります。0.95 Vで動作する場合のパフォーマンスと消費電力の詳細については、 インテル® Quartus® Prime開発ソフトウェアのタイミングレポート、およびEarly Power Estimator (EPE) を参照してください。
  • 推奨動作条件の表からミリタリーグレードの動作接合温度 (TJ) を削除しました。
  • Arria 10デバイス用の差動HSTLおよびHSUL I/O規格の表で、HSTL-18 I/O規格のVCCIO範囲を次のように更新しました。
    • 最小値: 1.425 Vから1.71 Vに更新しました。
    • 標準値: 1.5 Vから1.8 Vに更新しました。
    • 最大値: 1.575 Vから1.89 Vに更新しました。
  • インテル® Arria® 10デバイスの差動I/O規格の仕様の表に、次の説明文を追加しました。差動入力は、1.8 Vを必要とするVCCPTによって供給されます。
  • I/O規格の仕様に次の説明文を追加しました。汎用I/O規格で達成可能な最大周波数を決定するには、タイミング・クロージャー解析を実行する必要があります。
  • フラクショナルPLLの仕様を更新しました。
    • fOUT_CをfOUTに更新して、すべてのスピードグレードの最大値を644 MHzに更新しました。
    • fVCOの最小値を2.4 GHzから3.125 GHzに更新しました。
    • fOUT_L、kVALUE、およびfRESパラメーターを削除しました。
  • I/O PLLの仕様を更新しました。
    • fOUT_CをfOUTに更新して、すべてのスピードグレードの最大値を644 MHzに更新しました。
    • fOUT_EXTの最大値を800 MHz (–1スピードグレード)、720 MHz (–2スピードグレード)、および650 MHz (–3スピードグレード) に更新しました。
    • fRESパラメーターを削除しました。
  • ペリフェラル・パフォーマンスの仕様の説明を更新して、デザインに適切なタイミング・クロージャーが必要であることを示しました。
  • インテル® Arria® 10デバイスのAS x1およびAS x4コンフィグレーションのASタイミング・パラメーターを更新しました。
    • tSU最小値を1.5 nsから0 nsに更新しました。
    • tH最小値を0 nsから2.5 nsに更新しました。
  • パッシブ・コンフィグレーション・スキーム (PSおよびFPP) の CLKUSR 初期化クロックソースの最大周波数を125 MHzから100 MHzに更新しました。
  • インテル® Arria® 10 GXおよびGSデバイス用の非圧縮 .rbf サイズおよび最小コンフィグレーション時間の見積もりを追加しました。
  • インテル® Arria® 10 GX 900と1150デバイス、および インテル® Arria® 10 GT 900と1150デバイスにおける非圧縮 .rbf サイズを更新しました。
    • コンフィグレーション .rbf サイズを335,106,890ビットから351,292,512ビットに更新しました。
    • IOCSR .rbf サイズを6,702,138ビットから1,885,396ビットに変更しました。
  • 次のコンフィグレーション・モードにおける、 インテル® Arria® 10 GX 900と1150デバイス、および インテル® Arria® 10 GT900と1150デバイスの最小コンフィグレーション時間の見積もりを更新しました。
    • アクティブシリアル: 837.77 msから883.20 msに更新しました。
    • 高速パッシブパラレル: 104.72 msから110.40 msに更新しました。
2014年8月 2014.0818
  • 表2の3 V I/O条件を変更しました。
  • 表3で、
    • 最小および最大動作条件に注記を追加しました。
    • VCCERAM値を変更しました。
    • 3 V I/O VIの最大推奨動作条件を変更しました。
  • 表12のI/Oピンプルアップの許容値に注記を追加しました。
  • 表13のLVTTL、LVCMOS、および2.5 I/O規格のVIH値を更新しました。
  • 表14、表15、および表16で、
    • SSTL-12 I/O規格を追加しました。
    • SSTL-135およびSSTL-125 I/O規格からClass I、IIを削除しました。
  • 表19で、
    • トランスミッターとレシーバーのデータレートの最小データレートの仕様を変更しました。
    • フラクショナルPLLの最小周波数の仕様を変更しました。
    • CMU PLLの最小周波数の仕様を変更しました。
  • 表20の電源オプションを備えたコア・スピードグレードの項を変更しました。
  • 表21で、
    • トランスミッターとレシーバーのデータレートの最小データレートの仕様を変更しました。
    • フラクショナルPLLの最小周波数の仕様を変更しました。
    • CMU PLLの最小周波数の仕様を変更しました。
    • ATX PLLの最小周波数を変更しました。
  • 表23で、
    • High Speed Differential I/O規格に注記を追加しました。
    • CLKUSRピンの仕様を変更しました。
  • 表29にカラムを追加しました。
  • 表32の最大fHSCLK_inおよびtxJitterを変更しました。
  • 表42、43、44、および46のtCD2UMCの最小式を変更しました。
  • 表47のCLKUSR最大周波数と最小サイクル数を変更しました。
  • 表48で、
    • IOCSR .rbf サイズを変更しました。
    • 推奨されるEPCQ-Lシリアル・コンフィグレーション・デバイスを追加しました。
  • 表49のFPPのDCLK周波数および最小コンフィグレーション時間を変更しました。
  • 次の表を追加しました。
    • インテル® Arria® 10デバイスの外部温度検知ダイオードの仕様
    • インテル® Arria® 10デバイスのIOEプログラマブル遅延
  • 次の図を削除しました。
    • データレートが≥ 8Gbpsの インテル® Arria® 10デバイス用のHigh GainモードでのCTLEレスポンス
    • データレートが< 8Gbpsの インテル® Arria® 10デバイス用のHigh GainモードでのCTLEレスポンス
2014年3月 2014.03.14 表3、5、21、23、24、32、および44を更新しました。
2013年12月 2013.12.06 図1および2を更新しました。
2013年12月 2013.12.02 初版
レベル 2 の表題