インテル® Arria® 10デバイス・データシート

ダウンロード PDF
ID 683771
日付 6/26/2020
Public
ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

メモリーブロックの仕様

メモリーブロックの最大のパフォーマンスを達成するには、オンチップPLLから配線されているグローバルクロックを通過するメモリーブロック・クロックを使用し、出力デューティー・サイクルを50%に設定します。メモリーブロック・クロック・スキームに向けたタイミングを報告するには、 インテル® Quartus® Prime開発ソフトウェアを使用してください。

巡回冗長検査 (CRC) 機能を使用する場合、fMAXの低下は存在しません。

表 42.   インテル® Arria® 10デバイスのメモリー・ブロック・パフォーマンスの仕様 (0.9 Vの標準値でのVCCおよびVCCP)
メモリー モード パフォーマンス
–E1S、–E1H –I1S、–I1H –E2L、–E2S、–I2L、–I2S –E3S、–E3V –I3S、–I3V 単位
MLAB シングルポート、サポートされているすべての幅 (×16/×32) 700 660 570 490 490 MHz
シンプル・デュアルポート、サポートされているすべての幅 (×16/×32) 700 660 570 490 490 MHz
read-during-writeオプションがOld Dataに設定されたシンプル・デュアルポート、サポートされているすべての幅 460 450 400 330 330 MHz
ROM、サポートされているすべての幅 (×16/×32) 700 660 570 490 490 MHz
M20K Block シングルポート、サポートされているすべての幅 730 690 625 530 510 MHz
シンプル・デュアルポート、サポートされているすべての幅 730 690 625 530 510 MHz
read-during-writeオプションがOld Dataに設定されたシンプル・デュアルポート、サポートされているすべての幅 550 520 470 410 410 MHz
ECCがイネーブルされたシンプル・デュアルポート、512×32 470 450 410 360 360 MHz
ECCとオプションのパイプライン・レジスターがイネーブルされたシンプル・デュアルポート、512×32 620 590 520 470 470 MHz
真のデュアルポート、サポートされているすべての幅 730 690 600 480 480 MHz
ROM、サポートされているすべての幅 730 690 625 530 510 MHz
表 43.   インテル® Arria® 10デバイスのメモリーブロック・パフォーマンスの仕様 (0.95 Vの標準値でのVCCおよびVCCP)
メモリー モード パフォーマンス
–I1S、–I1H –I2L, –I2S 単位
MLAB シングルポート、サポートされているすべての幅 (×16/×32) 706 610 MHz
シンプル・デュアルポート、サポートされているすべての幅 (×16/×32) 706 610 MHz
同じアドレスで読み出しと書き込みが可能なシンプル・デュアルポート 482 428 MHz
ROM、サポートされているすべての幅 (×16/×32) 706 610 MHz
M20K Block シングルポート、サポートされているすべての幅 735 670 MHz
シンプル・デュアルポート、サポートされているすべての幅 735 670 MHz
read-during-writeオプションがOld Dataに設定されたシンプル・デュアルポート、サポートされているすべての幅 555 500 MHz
ECCがイネーブルされたシンプル・デュアルポート、512×32 480 440 MHz
ECCとオプションのパイプライン・レジスターがイネーブルされたシンプル・デュアルポート、512×32 630 555 MHz
真のデュアルポート、サポートされているすべての幅 735 640 MHz
ROM、サポートされているすべての幅 735 670 MHz
レベル 2 の表題