インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス

表 20.  トランスミッターとレシーバーのデータレート・パフォーマンス
シンボル/説明 条件 トランシーバー・スピードグレード1 トランシーバー・スピードグレード2 トランシーバー・スピードグレード3 トランシーバー・スピードグレード4 単位
チップ間 38 最大データレート

VCCR_GXB = VCCT_GXB = 1.03 V

17.4 15 14.2 12.5 Gbps
最大データレート

VCCR_GXB = VCCT_GXB = 0.95 V

11.3 11.3 11.3 11.3 Gbps
最小データレート 1.0 39 Gbps
バックプレーン 38 最大データレート

VCCR_GXB = VCCT_GXB = 1.03 V

12.5 12.5 12.5 10.3125 Gbps
最小データレート 1.0 39 Gbps
表 21.  ATX PLLのパフォーマンス
シンボル/説明 条件 トランシーバー・スピードグレード1 トランシーバー・スピードグレード2 トランシーバー・スピードグレード3 トランシーバー・スピードグレード4 単位
Supported Output Frequency 最大周波数 8.7 7.5 7.1 6.25 GHz
最小周波数 500 MHz
表 22.  フラクショナルPLLのパフォーマンス
シンボル/説明 条件 トランシーバー・スピードグレード1 トランシーバー・スピードグレード2 トランシーバー・スピードグレード3 トランシーバー・スピードグレード4 単位
Supported Output Frequency 最大周波数 6.25 6.25 6.25 6.25 GHz
最小周波数 500 MHz
表 23.  CMU PLLのパフォーマンス
シンボル/説明 条件 トランシーバー・スピードグレード1 トランシーバー・スピードグレード2 トランシーバー・スピードグレード3 トランシーバー・スピードグレード4 単位
Supported Output Frequency 最大周波数 5.15625 5.15625 5.15625 5.15625 GHz
最小周波数 2450 MHz
関連情報
38 バックプレーン・アプリケーションでは、信号障害を補正するために、デシジョン・フィードバック・イコライゼーション (DFE) などの高度なイコライゼーション回路がイネーブルになっていることを前提としています。チップ間リンクは、DFEを必要としない短距離チャネルを持つアプリケーションであると想定されています。
39 インテル® Arria® 10 トランシーバーは、オーバー・サンプリングにより125 Mbpsまでのデータレートをサポートできます。
レベル 2 の表題