インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

Ethernet Media Access Controller (EMAC) のタイミング特性

表 67.   インテル® Arria® 10デバイスのReduced Gigabit Media Independent Interface (RGMII) TXのタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Tclk (1000Base-T) TX_CLKクロック周期 — 8 — ns
Tclk (100Base-T) TX_CLKクロック周期 — 40 — ns
Tclk (10Base-T) TX_CLKクロック周期 — 400 — ns
Tdutycycle TX_CLKデューティー・サイクル 45 50 55 %
Td 98 TX_CLKからTXD/TX_CTL出力データ遅延 -0.5 — 0.5 ns
図 14. RGMII TXのタイミング図
表 68.   インテル® Arria® 10デバイスのRGMII RXのタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Tclk (1000Base-T) RX_CLKクロック周期 — 8 — ns
Tclk (100Base-T) RX_CLKクロック周期 — 40 — ns
Tclk (10Base-T) RX_CLKクロック周期 — 400 — ns
Tsu RX_D/RX_CTLセットアップ時間 1 — — ns
Th 99 RX_D/RX_CTLホールド時間 1 — — ns
図 15. RGMII RXのタイミング図
表 69.   インテル® Arria® 10デバイスのReduced Media Independent Interface (RMII) クロックのタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Tclk (100Base-T) TX_CLKクロック周期 — 20 — ns
Tclk (10Base-T) TX_CLKクロック周期 — 20 — ns
Tdutycycle クロック・デューティー・サイクル、内部クロックソース 35 50 65 %
Tdutycycle クロック・デューティー・サイクル、外部クロックソース 35 50 65 %
表 70.   インテル® Arria® 10デバイスのRMII TXのタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Td TX_CLKからTXD/TX_CTLへの出力データ遅延 7 — 10 ns
表 71.   インテル® Arria® 10デバイスのRMII RXのタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Tsu RX_D/RX_CTLセットアップ時間 1 — — ns
Th RX_D/RX_CTLホールド時間 0.4 — — ns
表 72.   インテル® Arria® 10デバイスのManagement Data Input/Output (MDIO) のタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Tclk MDCクロック周期 — 400 — ns
Td MDCからMDIOへの出力データ遅延　 10.2 — 20 ns
Tsu MDIOデータのセットアップ時間 10 — — ns
Th MDIOデータのホールド時間 0 — — ns
図 16. MDIOのタイミング図
関連情報
98 立ち上がり時間と立ち下がり時間は、I/O規格、ドライブ強度、および負荷によって異なります。インテルでは、コンフィグレーションをシミュレートすることをお勧めします。
99 詳細については、 インテル® Arria® 10デバイスのデザイン・ガイドラインを参照してください。
レベル 2 の表題